本发明专利技术提出一种动态逻辑分段方法以及使用该方法的装置，该方法由处理单元执行，包含下列步骤。取得关联于储存单元的储存单元识别码，其中的储存单元耦接于处理单元。取得相应于储存单元识别码的多个参数，以及依据参数计算实体超页面长度。取得数据缓存器的长度，依据实体超页面长度及数据缓存器的长度计算逻辑区段数量，以及储存逻辑区段数量于动态随机存取存储器。
【技术实现步骤摘要】
本专利技术有关于一种快闪存储器装置，特别是一种动态逻辑分段方法以及使用该方法的装置。
技术介绍
快闪存储器装置通常分为NOR快闪装置与NAND快闪装置。NOR快闪装置为随机存取装置，而可于地址脚位上提供任何的地址，用以存取NOR快闪装置的主装置(host)，并及时地由NOR快闪装置的数据脚位上获得储存于该地址上的数据。相反地，NAND快闪装置并非随机存取，而是序列存取。NAND快闪装置无法像NOR快闪装置一样，可以存取任何随机地址，主装置反而需要写入序列的位元组(bytes)的值到NAND快闪装置中，用以定义请求命令(command)的类型(如，读取、写入、抹除等)，以及用在此命令上的地址。地址可指向一个页面(在快闪存储器中的一个写入作业的最小数据块)或一个区块(在快闪存储器中的一个抹除作业的最小数据块)。实际上，NAND快闪装置通常从存储器单元(memorycells)上读取或写入完整的数页数据。当一整页的数据从阵列读取到装置中的缓存器(buffer)后，藉由使用提取信号(strobesignal)顺序地敲出(clockout)内容，让主单元可逐位元组或字元组(words)存取数据。快闪存储器装置中可配备不同的储存单元类型，而逻辑区段数量也会因应不同的储存单元类型改变。传统上，需要准备不同版本的固件来因应不同的逻辑区段数量。因此，本专利技术提出一种动态逻辑分段方法以及使用该方法的装置，用以克服上述的缺陷。
技术实现思路
本专利技术的实施例提出一种动态分段方法，由处理单元执行，包含下列步骤。取得关联于储存单元的储存单元识别码，其中的储存单元耦接于处理单元。取得相应于储存单元识别码的多个参数，以及依据参数计算实体超页面长度。取得数据缓存器的长度，依据实体超页面长度及数据缓存器的长度计算逻辑区段数量，以及储存逻辑区段数量于动态随机存取存储器。本专利技术的实施例提出一种动态分段装置，至少包含存取介面，耦接于储存单元；以及处理单元。处理单元透过存取介面取得关联于储存单元的储存单元识别码，其中的储存单元耦接于处理单元。处理单元取得相应于储存单元识别码的多个参数，以及依据参数计算实体超页面长度。处理单元取得数据缓存器的长度，依据实体超页面长度及数据缓存器的长度计算逻辑区段数量，以及储存逻辑区段数量于动态随机存取存储器。附图说明图1是依据本专利技术实施例的快闪存储器的系统架构示意图。图2是依据本专利技术实施例的存取介面与储存单元的方块图。图3是依据本专利技术实施例的一个存取子介面与多个储存子单元的连接示意图。图4是依据本专利技术实施例的实体超页面示意图。图5是依据本专利技术实施例的计算逻辑区段数量的方法流程图。图6是依据本专利技术实施例的逻辑区段示意图。图7是依据本专利技术实施例的数据读取方法流程图。图8是依据本专利技术实施例的跨区块的循序读取示意图。符号说明10系统；110处理单元；120数据缓存器；130动态随机存取存储器；140只读存储器；150存取介面；160主装置；170存取介面；170_0～170_j存取子介面；180储存单元；180_0_0～180_j_i储存子单元；320_0_0～320_0_i芯片致能控制信号；400实体超页面；S510～S560方法步骤；600_0、600_1、600_2、600_3逻辑区段；S710～S771方法步骤；810、830区块；P0_Pg0～P3_Pg255页面。具体实施方式以下说明为完成专利技术的较佳实现方式，其目的在于描述本专利技术的基本精神，但并不用以限定本专利技术。实际的
技术实现思路
必须参考之后的权利要求范围。必须了解的是，使用于本说明书中的“包含”、”包括”等词，用以表示存在特定的技术特征、数值、方法步骤、作业处理、元件以及/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、作业处理、元件、组件，或以上的任意组合。在申请文本中使用如”第一”、\第二\、\第三\等词用来修饰权利要求中的元件，并非用来表示之间具有优先权顺序，先行关系，或者是一个元件先于另一个元件，或者是执行方法步骤时的时间先后顺序，仅用来区别具有相同名字的元件。图1是依据本专利技术实施例的快闪存储器的系统架构示意图。快闪存储器的系统架构10中包含处理单元110，用以写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。详细来说，处理单元110透过存取介面170写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。系统架构10使用数个电子信号来协调处理单元110与储存单元180间的数据与命令传递，包含数据线(dataline)、时脉信号(clocksignal)与控制信号(controlsignal)。数据线可用以传递命令、地址、读出及写入的数据；控制信号线可用以传递芯片致能(chipenable,CE)、地址提取致能(addresslatchenable,ALE)、命令提取致能(commandlatchenable,CLE)、写入致能(writeenable,WE)等控制信号。存取介面170可采用双倍数据率(doubledatarate,DDR)通讯协定与储存单元180沟通，例如，开放NAND快闪(openNANDflashinterface,ONFI)、双倍数据率开关(DDRtoggle)或其他介面。处理单元110另可使用存取介面150透过指定通讯协定与主装置160进行沟通，例如，通用串行总线(universalserialbus,USB)、先进技术附着(advancedtechnologyattachment,ATA)、序列先进技术附着(serialadvancedtechnologyattachment,SATA)、快速周边元件互联(peripheralcomponentinterconnectexpress,PCI-E)或其他介面。快闪存储器另配置数据缓存器120，用以暂存欲写入储存单元180的数据以及从储存单元180读出的数据。数据缓存器120可以静态随机存取存储器(SRAM,StaticRandomAccessMemory)实施。储存单元180可包含多个储存子单元，每一个储存子单元实施于一个晶粒(die)上，各自使用关联的存取子介面与处理单元110进行沟通。图2是依据本专利技术实施例的存取介面与储存单元的方块图。快闪存储器10可包含j+1个存取子介面170_0至170_j，存取子介面又可称为通道(channel)，每一个存取子介面连接i+1个储存子单元。换句话说，i+1个储存子单元共享一个存取子介面。例如，当快闪存储器10包含4个通道(j＝3)且每一个通道连接4个储存单元(i＝3)时，快闪存储器10一共拥有16个储存单元180_0_0至180_j_i。处理单元110可驱动存取子介面170_0至170_j中之一，从指定的储存子单元读取数据。每个储子单元拥有独立的芯片致能(CE)控制信号。换句话说，当欲对指定的储存子单元进行数据读取时，需要驱动关联的存取子介面致能此储存子单元的芯片致能控制信号。图3是依据本专利技术实施例的一个存取子介面与多个储存子单元的连接示意图。处理单元110可透过存取子介面170_0使用独立的芯片致能控制信号320_0_0至320_0_i来从连接的储存子单元180_0_本文档来自技高网...
【技术保护点】
一种动态逻辑分段方法，由一处理单元执行，包含：取得关联于一储存单元的一储存单元识别码，其中上述储存单元耦接于上述处理单元；取得相应于上述储存单元识别码的多个参数；依据上述参数计算一实体超页面长度；取得一数据缓存器的一长度；依据上述实体超页面长度及上述数据缓存器的上述长度计算一逻辑区段数量；以及储存上述逻辑区段数量于一动态随机存取存储器。
【技术特征摘要】
2015.09.11 TW 1041300531.一种动态逻辑分段方法，由一处理单元执行，包含：取得关联于一储存单元的一储存单元识别码，其中上述储存单元耦接于上述处理单元；取得相应于上述储存单元识别码的多个参数；依据上述参数计算一实体超页面长度；取得一数据缓存器的一长度；依据上述实体超页面长度及上述数据缓存器的上述长度计算一逻辑区段数量；以及储存上述逻辑区段数量于一动态随机存取存储器。2.如权利要求1所述的动态逻辑分段方法，其特征在于，于取得关联于一储存单元的一储存单元识别码的步骤，还包含：透过一存取介面向上述储存单元询问上述储存单元识别码。3.如权利要求1所述的动态逻辑分段方法，其特征在于，于取得相应于上述储存单元识别码的多个参数的步骤，还包含：藉由查找一只读存储器中的一对照表取得一页面长度、一储存子单元数量以及每一储存子单元包含的一数据页面数量。4.如权利要求3所述的动态逻辑分段方法，其特征在于，上述实体超页面长度使用公式(1)计算：α＝p*q*r(1)其中，α代表上述实体超页面长度，p代表上述页面长度，q代表上述储存子单元数量，以及r代表每一上述储存子单元的上述数据页面数量。5.如权利要求4所述的动态逻辑分段方法，其特征在于，上述逻辑区段数量使用公式(2)计算：Np＝α/gcd(α,β)(2)其中，Np代表上述逻辑区段数量，gcd()代表最大公因数函数，α代表上述实体超页面长度，以及β代表上述数据缓存器的上述长度。6.如权利要求1所述的动态逻辑分段方法，其特征在于，还包含：于一循序读取程序中，判断是否接收完一区块中的所有页面数据以及尚未处理完所有的数据读取；以及若是，则透过一存取介面传送一快取读取结束命令给上述储存单元，以及透过上述存取介面传送一区块读取命令给上述储存单元，用以指示接下来的读取命令用以读取下一区块的数据。7.如权利要求6所述的动态逻辑分段方法，其特征在于，读取完上述区块中的一逻辑区段的所有页面数据后，将一计数器加一。8.如权利要求7所述的动态逻辑分段方法，其特征在于，于判断是否接收完一区块中的所有页面数据的步骤，还包含：读取上述动态随机存取存储器中的上述逻辑区段数量；判断上述计数器是否等于上述逻辑区段数量乘以每一数据平面拥有的一页面数量；以及若是，则代表接收完上述区块中的所有页面数据。9.如权利要求6所述的动态逻辑分段方法，其特征在于，还包含：若否，透过上述存取介面传送一快取...
【专利技术属性】
技术研发人员：郁达儒，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：中国台湾;71
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