本发明专利技术提供了一种具有栅极结构的半导体元件及其制作方法。该半导体元件，包括一基板、一高压阱、一高压掺杂区、一漏极区、一源极区、一第一栅极结构及一第二栅极结构。基板具有第一导电型。高压阱具有第二导电型且配置于基板中。高压掺杂区具有第一导电型且配置于高压阱中。漏极区配置于高压阱中且与高压掺杂区隔开。源极区配置于高压掺杂区中。第一栅极结构配置于高压掺杂区的第一侧部分上，位于源极区与漏极区之间。第二栅极结构配置于高压掺杂区的第二侧部分上，第二侧部分相对于第一侧部分。
【技术实现步骤摘要】
本
技术实现思路
是有关于一种半导体元件，且更特别是有关于一种具有栅极结构的半导体元件及其制作方法。
技术介绍
超高压半导体元件(Ultra-highvoltagesemiconductordevice)广泛地使用于显示元件、可携式元件、与许多其他应用中。超高压半导体元件的设计目标是在室温与高温环境中皆包括高的击穿电压(breakdownvoltage)、低的特定导通电阻(specificon-resistance)、与高的可靠度。然而，由于超高压半导体元件的尺寸缩减，欲达成这些设计目标变得极具挑战性。
技术实现思路
根据本专利技术的一实施例，一种半导体元件包括一基板、一高压阱、一高压掺杂区、一漏极区、一源极区、一第一栅极结构及一第二栅极结构。基板具有第一导电型。高压阱具有第二导电型且配置于基板中。高压掺杂区具有第一导电型且配置于高压阱中。漏极区配置于高压阱中且与高压掺杂区隔开。源极区配置于高压掺杂区中。第一栅极结构配置于高压掺杂区的第一侧部分上，位于源极区与漏极区之间。第二栅极结构配置于高压掺杂区的第二侧部分上，第二侧部分相对于第一侧部分。根据本专利技术的另一实施例，一种半导体元件的制造方法包括：提供一基板，基板具有一第一导电型；形成一高压阱于基板中，高压阱具有一第二导电型；形成一高压掺杂区于高压阱中，高压掺杂区具有第一导电型；形成一漏极区于高压阱中，且漏极区与高压掺杂区隔开；形成一源极区于高压掺杂区中；形成一第一栅极结构于高压掺杂区的一第一侧部分上，第一栅极结构位于源极与漏极之间；以及形成一第二栅极结构于高压掺杂区的一第二侧部分之上，第二侧部分相对于第一侧部分。附图说明图1A绘示根据本专利技术的一所示实施例的半导体元件的上视图。图1B绘示图1A的元件的区域A的放大上视图。图1C绘示沿图1B的剖面线A-A’的图1A的元件的区域A的剖面图。图1D绘示图1A的元件的区域B的放大上视图。图1E绘示沿图1D的剖面线B-B’的图1A的元件的区域B的剖面图。图2A至图2N图示意性绘示根据一所示实施例的形成图1A至图1C的元件的区域A的过程图。图3绘示根据一比较例的半导体元件的剖面图。图4绘示根据所示实施例的第1A至1C图的元件及根据比较例的图3的元件的显示电流对于电压特性的仿真的附图。图5绘示根据所示实施例的第1A至1C图的元件及根据比较例的图3的元件的显示击穿特性的仿真结果的附图。图6绘示根据所示的实施例的超高压的绝缘栅极双极晶体管元件(ultra-HVIGBT)元件的剖面图。图7绘示根据所示的一实施例的超高压二极管的剖面图。图8绘示根据所示的一实施例的半导体元件的剖面图。【符号说明】10、30、800：半导体元件100、300：基板101：第一高压N型阱(HVNW)102：第二HVNW111：第一漂流区112：第二漂流区113：第三漂流区114：第一P型顶区115：第一N型阶区116：第二P型顶区117：第二N型阶区121：第一高压P型掺杂区(HVPD)122：第二HVPD123：第三HVPD124：第四HVPD130：场氧化物(FOX)层131：第一FOX部分132：第二FOX部分133：第三FOX部分134：第四FOX部分135：第五FOX部分136：第六FOX部分137：第七FOX部分138：第八FOX部分141：第一栅极结构142、810：第二栅极结构143：第三栅极结构144：第四栅极结构145：第五栅极结构146：第一栅极氧化物层147：第一栅极层148：第一间隔物149、811：第二栅极氧化物层150、812：第二栅极层151、813：第二间隔物152：第三栅极氧化物层153：第三栅极层154：第三间隔物155：第四栅极氧化物层156：第四栅极层157：第四间隔物158：第五栅极氧化物层159：第五栅极层160：第五间隔物161、361：第一N+区162、362：第二N+区163：第三N+区164：第四N+区165：第五N+区166：第六N+区167：第七N+区168：第八N+区169：第九N+区171、365：第一P+区172、366：第二P+区173：第三P+区174：第四P+区175、370：层间介电层180、380、710：M1层181、381、711：第一M1部分182、382、712：第二M1部分183、383：第三M1部分184、384：第四M1部分185：第五M1部分186：第六M1部分187：第七M1部分188：第八M1部分190、390：金属间介电层195、395：M2层196：第一M2部分197：第二M2部分200：氮化硅层210：第一氧化物层220：第二氧化物层301：HVNW311：漂流区314：P型顶区315：N型阶区321：第一HVPD322：第二HVPD330：FOX层331：第一FOX部分331332：第二FOX部分333：第三FOX部分334：第四FOX部分340：栅极氧化物层345：栅极层350：间隔物371：第一通孔372：第二通孔373：第三通孔373374：第四通孔375：第五通孔410、510：横坐标420、520：纵坐标430、440、530、540：曲线600：超高压IGBT元件610：P+区700：超高压二极管A、B：区域OD：氧化定义区域具体实施方式下文中将参照所附附图对本专利技术的实施例进行详细地解说。所有附图当中将尽可能地使用相同的元件符号来表示相同的或类似的部件。图1A至图1C绘示根据本专利技术的一所示实施例的一半导体元件10。图1A为半导体元件10的上视图，仅绘示没有场氧化层形成的多晶硅层及氧化定义(oxidedefined，OD)区域。图1B为半导体元件10的区域A的放大上视图。图1C为沿着图1B的A-A’剖面线的半导体元件10的区域A的剖面图。图1D为半导体元件10的区域B的放大上视图。图1E为沿着图1D的B-B’剖面线的半导体元件10的区域B的剖面图。请参照图1A至图1C，半导体元件10包括一P型基板(P-sub)100。基板100可由P型主体硅材料、P型外延层、P型硅上覆绝缘体(P-typesilicon-on-insulator，SOI)材料所形成。第一高压N型阱(high-voltageN-well，HVNW)101配置于基板100的区域A之中。请参照图1A、图1D及图1E，第二HVNW102配置于基板100的区域B之中。第一HVNW101及第二HVNW102可互相物理性及电性接触。在一些实施例中，第一HVNW101及第二HVNW102形成为一连续区域。请参照图1A至图1C，第一漂流区111配置于第一HVNW101中，且与第一HVNW101的左侧边缘隔开，如图1A至图1C所示。第一漂流区111包括一第一P型顶区114及形成于第一P型顶区114之上的一第一N型阶区115。请参照图1A、图1D及图1E，第二漂流区112配置于第二HVNW102中。第三漂流区113配置于第二HVNW102中，且与第二漂流区112的左侧边缘隔开，如图1D至图1E所示。第二漂流区112包括一第二P型顶区116及形成于第二P型顶区116之上的一第二N型阶区117。第三漂流区113包括一第三P型顶区118及形成于第三P型顶区118之上的一第三N型阶区119。请参照图1本文档来自技高网...
【技术保护点】
一种半导体元件，其特征在于，包括：一基板，具有一第一导电型；一高压阱，具有一第二导电型且配置于该基板中；一高压掺杂区，具有该第一导电型且配置于该高压阱中；一漏极区，配置于该高压阱中且与该高压掺杂区隔开；一源极区，配置于该高压掺杂区中；一第一栅极结构，配置于该高压掺杂区的一第一侧部分上，位于该源极区与该漏极区之间；以及一第二栅极结构，配置于该高压掺杂区的一第二侧部分上，该第二侧部分相对于该第一侧部分。
【技术特征摘要】
2015.09.11 US 14/851,0181.一种半导体元件，其特征在于，包括：一基板，具有一第一导电型；一高压阱，具有一第二导电型且配置于该基板中；一高压掺杂区，具有该第一导电型且配置于该高压阱中；一漏极区，配置于该高压阱中且与该高压掺杂区隔开；一源极区，配置于该高压掺杂区中；一第一栅极结构，配置于该高压掺杂区的一第一侧部分上，位于该源极区与该漏极区之间；以及一第二栅极结构，配置于该高压掺杂区的一第二侧部分上，该第二侧部分相对于该第一侧部分。2.根据权利要求1所述的半导体元件，其中该第一栅极结构及该第二栅极结构电性连接以接收一栅极电压。3.根据权利要求1所述的半导体元件，其中该第一栅极结构更配置于该高压阱的一部分上，位于该高压掺杂区之外且邻接于该高压掺杂区的该第一侧部分。4.根据权利要求1所述的半导体元件，其中该第二栅极结构更配置于该高压阱的一部分上，位于该高压掺杂区之外且邻接于该高压掺杂区的该第二侧部分。5.根据权利要求1所述的半导体元件，其中该第二栅极结构仅配置于该高压掺杂区的该第二侧部分上。6.根据权利要求1所述的半导体元件，其中该第一栅极结构包括一第一栅极层及一第一栅极氧化物层，且该第二栅极层包括一第二栅极层及一第二栅极氧化物层，该第一栅极氧化物层的厚度大于该第二栅极氧化物层的厚度。7.根据权利要求1所述的半导体元件，其特征在于，还包括一漂流区，该漂流区配置于该高压阱中，位于该高压掺杂区与该漏极区之间，且与该高压掺杂区及该漏极区隔开。8.根据权利要求1所述的半导体元件，其中该漂流区包括：一顶区，具有该第一导电型且配置于该高压阱中；以及一阶区，具有该第二导电型且配置于该顶区之上。9.根据权利要求1所述的半导体元件，其中该源极包括：一第一重掺杂区，具有该第二导电型；一第二重掺杂区，具有该第二导电型且与该第一重掺杂区隔开；以及一第三重掺杂区，具有该第一导电型且配置于该第一重掺杂区与该第二重掺杂区之间。10.根据权利...
【专利技术属性】
技术研发人员：简郁芩，詹景琳，林正基，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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