静电防护电路、电光装置及电子设备制造方法及图纸

第一静电防护电路配备第一n型晶体管和第一p型晶体管，第二静电防护电路配备第二n型晶体管和第二p型晶体管中的至少一者，源与这些晶体管的栅连接，第一n型晶体管的栅与低电位电源配线VSS进行电连接，第一n型晶体管的漏与信号配线SL进行电连接，第一p型晶体管的栅与高电位电源配线VDD进行电连接，第一p型晶体管的漏与信号配线SL进行电连接，第二n型晶体管和第二p型晶体管中的至少一者的漏与低电位电源配线VSS或高电位电源配线VDD进行电连接。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及静电防护电路，安装有静电防护电路的电光装置，以及电子设备。
技术介绍
作为电光装置的有源驱动型液晶装置具有调制光的像素、驱动像素的半导体电路(扫描线驱动电路、数据线驱动电路等)等。在该液晶装置中存在如下问题：即，构成像素、半导体电路等的晶体管会遭受静电导致的不可挽回的静电损害，并且抑制静电影响的静电对策很重要。例如，PTL1提出一种配备有静电保护电路(静电防护电路)的液晶装置。图16是PTL1中描述的静电防护电路的电路图。如图16所示，PTL1中描述的静电防护电路500具有p型晶体管504和n型晶体管505。p型晶体管504的源和栅与高电位配线502连接并且被提供电位VH。n型晶体管505的源和栅与低电位配线503连接并且被提供电位VL，该电位VL是低于电位VH的电位。p型晶体管504的漏和n型晶体管505的漏与信号配线501连接。在信号配线501的电位处于VL到VH的范围内的情况下，p型晶体管504和n型晶体管505处于关断状态，并且在没有来自信号配线501、高电位配线502或低电位配线503的电气干扰的情况下，液晶装置正常工作。当信号配线501的电位因静电而处于VL到VH的范围之外时，p型晶体管504和n型晶体管505中的一者处于接通状态(导通状态)。例如，当信号配线501的电位因静电而大于VH时，p型晶体管504处于接通状态。当信号配线501的电位因静电而低于VL时，n型晶体管505处于接通状态。在此方式中，当信号配线501的电位因静电而变化时，高电位配线502和低电位配线503中的一者处于导通状态，信号配线501也是如此。然后，因静电而被施加到信号配线501上的电荷被分布(释放)到高电位配线502或低电位配线503中处于导通状态的任一者，并且因静电而导致的信号配线501的电位变化减小。由于因静电而导致的信号配线501的电位变化减小，因此与信号配线501连接的半导体电路难以遭受不可挽回的静电损害(例如，静电击穿)。引用列表专利文献PTL1：JP-A-2006-18165
技术实现思路
技术问题如上所述，PTL1中描述的液晶装置具有静电防护电路500，该电路将因静电而被施加到信号配线501上的电荷释放到高电位配线502或低电位配线503中的任一者。但是，在静电导致的电荷被施加到上述静电防护电路500中的高电位配线502或低电位配线503中的任一者的情况下，难以释放电荷。出于该原因，当静电导致的电荷被施加到高电位配线502时，高电位配线502的电位发生变化，并且存在与高电位配线502电连接的晶体管(例如，p型晶体管504)会遭受不可挽回的静电损害的问题。当静电导致的电荷被施加到低电位配线503时，低电位配线503的电位发生变化，并且存在与低电位配线503电连接的晶体管(例如，n型晶体管505)会遭受不可挽回的静电损害的问题。通过此方式，在PTL1中描述的液晶装置中，存在如下问题：即，难以抑制静电对高电位配线502或低电位配线503的影响。问题的解决方案做出本专利技术是为了解决上述问题中的至少一部分，并且可以通过下面的形式或应用实例来实现。(应用实例1)根据该应用实例的静电防护电路具有第一静电防护电路、第二静电防护电路、第一电源配线、第二电源配线和信号配线，其中所述第一静电防护电路和所述第二静电防护电路中的每一者分别与所述第一电源配线、所述第二电源配线和所述信号配线进行电连接，所述第一静电防护电路设置有第一晶体管和第二晶体管，所述第二静电防护电路设置有第三晶体管，所述第一晶体管为n型晶体管，所述第二晶体管为p型晶体管，所述第三晶体管为n型或p型晶体管，所述第一晶体管、所述第二晶体管和所述第三晶体管中的每一晶体管的源和漏中的一者与栅进行电连接，所述第一晶体管的栅与所述第一电源配线进行电连接，所述第一晶体管的源和漏中的另一者与所述信号配线进行电连接，所述第二晶体管的栅与所述第二电源配线进行电连接，所述第二晶体管的源和漏中的另一者与所述信号配线进行电连接，所述第三晶体管的源和漏中的另一者与所述第一电源配线或所述第二电源配线进行电连接。所述第一静电防护电路设置有所述第一晶体管和所述第二晶体管。当正电荷因静电而被施加到所述信号配线上时，所述第一晶体管的栅相对于源和漏中的另一者具有负电位且所述第一晶体管处于非导通状态，并且所述第二晶体管的栅相对于源和漏中的另一者具有负电位且所述第二晶体管处于导通状态。出于该原因，因静电而被施加到所述信号配线上的正电荷经由处于导通状态的所述第二晶体管被释放到所述第二电源配线。当负电荷因静电而被施加到所述信号配线上时，所述第一晶体管的栅相对于源和漏中的另一者具有正电位且所述第一晶体管处于导通状态，并且所述第二晶体管的栅相对于源和漏中的另一者具有正电位且所述第二晶体管处于非导通状态。出于该原因，因静电而被施加到所述信号配线上的负电荷经由处于导通状态的所述第一晶体管被释放到所述第一电源配线。也就是说，所述第一静电防护电路将因静电而被施加的电荷释放到所述第一电源配线或所述第二电源配线中的任一者，并且具有抑制所述电荷的影响的作用。所述第二静电防护电路设置有第三晶体管，该晶体管为n型或p型晶体管，并且源和漏中的另一者与所述第一电源配线或所述第二电源配线进行电连接。因静电而被施加到所述第一电源配线或所述第二电源配线上的静电电荷经由与所述第一电源配线或所述第二电源配线进行电连接的源和漏中的另一者而被释放到连接源和漏中的一者的配线侧。也就是说，所述第二静电防护电路释放被施加到所述第一电源配线或所述第二电源配线上的电荷，并且具有抑制相对于所述第一电源配线或所述第二电源配线而言的静电影响的作用。在此方式中，根据该应用实例的静电防护电路具有抑制相对于所述信号配线而言的静电影响的静电防护电路(第一静电防护电路)和抑制相对于所述第一电源配线或所述第二电源配线而言的静电影响的静电防护电路(第二静电防护电路)。在此，本领域的公知技术(JP-A-2006-18165)中的高电位配线和低电位配线与该应用实例中的所述第一电源配线和所述第二电源配线对应。因此，根据该应用实例的静电防护电路克服了本领域的公知技术中的诸如难以抑制相对于高电位配线或低电位配线(所述第一电源配线或所述第二电源配线)而言的静电影响之类的问题，并且除所述信号配线之外，还抑制相对于所述第一本文档来自技高网...

【技术保护点】
一种静电防护电路，包括：第一静电防护电路；第二静电防护电路；第一电源配线；第二电源配线；以及信号配线，其中所述第一静电防护电路和所述第二静电防护电路中的每一者分别与所述第一电源配线、所述第二电源配线和所述信号配线进行电连接，所述第一静电防护电路设置有第一晶体管和第二晶体管，所述第二静电防护电路设置有第三晶体管，所述第一晶体管为n型晶体管，所述第二晶体管为p型晶体管，所述第三晶体管为n型或p型晶体管，所述第一晶体管、所述第二晶体管和所述第三晶体管中的每一晶体管的源和漏中的一者与栅进行电连接，所述第一晶体管的栅与所述第一电源配线进行电连接，所述第一晶体管的源和漏中的另一者与所述信号配线进行电连接，所述第二晶体管的栅与所述第二电源配线进行电连接，所述第二晶体管的源和漏中的另一者与所述信号配线进行电连接，所述第三晶体管的源和漏中的另一者与所述第一电源配线或所述第二电源配线进行电连接。

【技术特征摘要】
【国外来华专利技术】2013.10.11 JP 2013-2134621.一种静电防护电路，包括：
第一静电防护电路；
第二静电防护电路；
第一电源配线；
第二电源配线；以及
信号配线，
其中所述第一静电防护电路和所述第二静电防护电路中的每一者分别
与所述第一电源配线、所述第二电源配线和所述信号配线进行电连接，
所述第一静电防护电路设置有第一晶体管和第二晶体管，
所述第二静电防护电路设置有第三晶体管，
所述第一晶体管为n型晶体管，
所述第二晶体管为p型晶体管，
所述第三晶体管为n型或p型晶体管，
所述第一晶体管、所述第二晶体管和所述第三晶体管中的每一晶体管
的源和漏中的一者与栅进行电连接，所述第一晶体管的栅与所述第一电源
配线进行电连接，
所述第一晶体管的源和漏中的另一者与所述信号配线进行电连接，
所述第二晶体管的栅与所述第二电源配线进行电连接，
所述第二晶体管的源和漏中的另一者与所述信号配线进行电连接，
所述第三晶体管的源和漏中的另一者与所述第一电源配线或所述第二
电源配线进行电连接。
2.根据权利要求1所述的静电防护电路，...

【专利技术属性】
技术研发人员：吉井荣仁，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：日本;JP