用于SiGe填充材料的风筝形腔制造技术

本发明专利技术涉及半导体工艺与器件。更具体地，本发明专利技术的实施例提供一种半导体器件，该半导体器件包括风筝形腔，该形状的腔填充有硅和锗材料。还提供了其他实施例。

【技术实现步骤摘要】

本专利技术涉及半导体工艺与器件。
技术介绍
自从早年德州仪器的JackKilby博士专利技术了集成电路之时起，科学家们和工程师们已经在半导体器件和工艺方面作出了众多专利技术和改进。近50年来，半导体尺寸已经有了明显的降低，这转化成不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大致是说密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里仅提供一个参考，一个硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。华力微电子有限公司TM是致力于半导体器件和工艺研发的领先的半导体制造公司之一。半导体技术的近期发展之一已经是硅锗(SiGe)在半导体制造中的利用。例如，SiGe可被用于制造具有可调带隙的互补金属-氧化物-半导体(CMOS)。尽管存在关于基于SiGe的工艺的常规技术，很遗憾这些技术出于以下提出的原因都是不足的。因此，需要改善的方法和系统。
技术实现思路
根据本专利技术的一方面，提供了一种半导体器件，包括：衬底，所述衬底包括硅材料；栅极结构，所述栅极结构覆盖所述衬底的第一表面区域；腔区域，所述腔区域定位于所述衬底内部并且邻近所述衬底的所述第一表面区域，所述腔区域包括尖端区域和底部区域，所>述尖端区域包括在所述第一表面区域的一部分正下方延伸的第一有角侧壁，所述第一有角侧壁由(111)的晶面来表征，所述底部区域包括直接邻接所述腔区域的底表面的第二有角侧壁；以及填充材料，至少部分地位于所述腔区域内，所述填充材料包括硅和锗材料。根据本专利技术的另一方面，提供了一种半导体器件，包括：衬底，所述衬底包括硅材料；栅极结构，所述栅极结构覆盖所述衬底的第一表面区域；腔区域，所述腔区域定位于所述衬底内部并且邻近所述衬底的所述第一表面区域，所述腔区域包括尖端区域和底部区域，所述尖端区域包括在所述第一表面区域的一部分正下方延伸的第一有角侧壁，所述第一有角侧壁由(111)的晶面来表征，所述底部区域包括直接邻接所述腔区域的底表面的第二有角侧壁；以及填充材料，至少部分地位于所述腔区域内，所述填充材料包括碳化硅材料。根据本专利技术的再一方面，提供了一种用于制造半导体器件的方法，所述方法包括：提供衬底，所述衬底基本上包括硅材料；在所述衬底的表面上限定第一栅极区域和第二栅极区域；在所述第一栅极区域和所述第二栅极区域上执行离子注入以形成第一掺杂区域和第二掺杂区域；形成覆盖所述第一掺杂区域的第一栅极结构；形成覆盖所述第二掺杂区域的第二栅极结构；使用第一蚀刻剂执行第一定向蚀刻工艺以形成由第一高度表征的浅沟槽，所述浅沟槽为限定在所述第一栅极结构和所述第二栅极结构之间的腔区域的一部分；在第一栅极侧壁上形成第一偏移侧墙，所述第一偏移侧墙由第一预定义宽度表征，所述第一偏移侧墙的一部分位于所述浅沟槽内；在第二栅极侧壁上形成第二偏移侧墙，所述第二偏移侧墙由第二预定义宽度表征，所述第二偏移侧墙的一部分位于所述浅沟槽内；在所述第一偏移侧墙和所述第二偏移侧墙之间执行进入所述腔区域的第二定向蚀刻工艺；移除所述第一偏移侧墙和所述第二偏移侧墙；以及使用至少第二蚀刻剂执行湿法蚀刻工艺以获得成形腔，所述成形腔包括与所述衬底交界的两个尖端区域和底部区域，所述底部区域由第二高度表征。附图说明图1是图解SiGe材料的常规U形腔的简化示图。图2是图解具有∑形SiGe嵌入的半导体器件的简化示图。图3A-M是图解根据本专利技术实施例的用于提供风筝形腔的工艺的简化示图。图4是图解根据本专利技术实施例的具有T形沟槽的半导体器件的简化示图。图5是图解根据本专利技术实施例的具有风筝形嵌入的半导体器件500的简化示图。图6A-D是图解根据本专利技术实施例的风筝形腔的简化示图。具体实施方式本专利技术涉及半导体工艺与器件。更具体地，本专利技术的实施例提供一种半导体器件，该半导体器件包括风筝形腔，该形状的腔填充有硅和锗材料。还提供了其他实施例。给出以下描述以使得本领域技术人员能够实施和使用本专利技术并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本专利技术并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。在以下详细描述中，阐述了许多特定细节以提供对本专利技术的更透彻理解。然而，对于本领域技术人员显而易见的是，本专利技术的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本专利技术。请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。而且，权利要求中未明确表示用于执行特定功能的装置、或用于执行特定功能的步骤的任意组件皆不应被理解为如35USC第112章节第6段中所规定的装置或步骤条款。特别地，在此处的权利要求中使用“….的步骤”或“….的动作”并不表示涉及35USC§112第6段的规定。注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。如上所提及的，随着半导体工艺成比例地缩小，存在许多挑战。缩减IC规模提供许多优点，包括功耗降低和计算速度提升，因为电子从一个到另一个IC组件移动更短的距离。例如，对于CMOS器件，随着各种关键尺寸(例如，栅极氧化物的大小)的大小的减小，载流子迁移率迅速下降，这不利地影响到器件性能。例如，硅衬底常填充有其他类型的材料以改善器件性能。当硅锗型材料被嵌入到硅衬底中时，由于硅锗材料一般具有比硅材料更低的晶格常数，所以硅锗材料通常从硅材料吸收压力，这转换成接收自沟槽的压力。另一方面，当嵌入了碳化硅材料时，由于碳化硅材料一般具有比硅材料更高的晶格常数，所以碳化硅材料向硅衬底及其中的沟槽施加压力。由于硅衬底与嵌入材料(例如，SiC或SiGe)之间的不同晶格常数所引起的不均匀压力常常本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，所述衬底包括硅材料；栅极结构，所述栅极结构覆盖所述衬底的第一表面区域；腔区域，所述腔区域定位于所述衬底内部并且邻近所述衬底的所述第一表面区域，所述腔区域包括尖端区域和底部区域，所述尖端区域包括在所述第一表面区域的一部分正下方延伸的第一有角侧壁，所述第一有角侧壁由(1 1 1)的晶面来表征，所述底部区域包括直接邻接所述腔区域的底表面的第二有角侧壁；以及填充材料，至少部分地位于所述腔区域内，所述填充材料包括硅和锗材料。

【技术特征摘要】
1.一种半导体器件，包括：
衬底，所述衬底包括硅材料；
栅极结构，所述栅极结构覆盖所述衬底的第一表面区域；
腔区域，所述腔区域定位于所述衬底内部并且邻近所述衬底的所述第一表面区域，所
述腔区域包括尖端区域和底部区域，所述尖端区域包括在所述第一表面区域的一部分正下
方延伸的第一有角侧壁，所述第一有角侧壁由(111)的晶面来表征，所述底部区域包括直
接邻接所述腔区域的底表面的第二有角侧壁；以及
填充材料，至少部分地位于所述腔区域内，所述填充材料包括硅和锗材料。
2.如权利要求1所述的半导体器件，其特征在于，所述栅极结构包括硬掩模层。
3.如权利要求1所述的半导体器件，其特征在于，所述栅极结构包括LDD层。
4.如权利要求1所述的半导体器件，其特征在于，所述衬底包括定位于所述栅极结构下
方的掺杂区域。
5.如权利要求1所述的半导体器件，其特征在于，所述衬底包括定位于所述栅极结构下
方的n阱。
6.如权利要求1所述的半导体器件，其特征在于，所述衬底包括定位于所述栅极结构下
方的p阱。
7.如权利要求1所述的半导体器件，其特征在于，所述尖端区域由第一高度表征，以及
所述底部区域由第二高度表征，所述第一高度与所述第二高度之间的比率约为1:1至1:2。
8.一种半导体器件，包括：
衬底，所述衬底包括硅材料；
栅极结构，所述栅极结构覆盖所述衬底的第一表面区域；
腔区域，所述腔区域定位于所述衬底内部并且邻近所述衬底的所述第一表面区域，所
述腔区域包括尖端区域和底部区域，所述尖端区域包括在所述第一表面区域的一部分正下
方延伸的第一有角侧壁，所述第一有角侧壁由(111)的晶面来表征，所述底部区域包括直
接邻接所述腔区域的底表面的第二有角侧壁；以及
填充材料，至少部分地位于所述腔区域内，所述填充材料包括碳化硅材料。
9.如权利要求8所述的半导体器件，其特征在于，所述第一尖端区域由第一高度表征，
以及所述底部区域由第二高度表征，所述第一高度与所述第二高度之间的比率约为1:1至
1:2。
10.如权利要求8所述的半导体器件，其特征在于，所述填充材料还包括硅锗材料。
11.如权利要求8所述的半导...

【专利技术属性】
技术研发人员：周建华，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31