一种系统级封装的立体堆叠裸片结构技术方案

本实用新型专利技术公开了一种系统级封装的立体堆叠裸片结构。所述立体堆叠裸片结构包括：若干确优芯片、金属层、绝缘隔离层以及集成有若干不同电阻值的电阻和若干不同电容值的电容的电容电阻阵列；所述电容电阻阵列及确优芯片依次层叠设置，所述绝缘隔离层设置在电容电阻阵列与确优芯片之间或两个确优芯片之间；所述绝缘隔离层内设置有蚀刻通孔，连接位于绝缘隔离层上方和下方的电容电阻阵列和/或确优芯片；所述金属层上设置有预设的设计布局，其设置在两层绝缘隔离层之间，通过蚀刻通孔与所述电容电阻阵列和/或确优芯片连接。上述封装结构，在SIP过程中能够简化布局和提升抗干扰设计，有效的节省了空间，提高了性能。

【技术实现步骤摘要】

本技术涉及芯片封装
，尤其涉及一种系统级封装的立体堆叠裸片结构。
技术介绍
传统的芯片封装过程中，IC产品可以通过多种不同的封装方式，装配于各种封装结构中。然后，将其装入盒子或模块中，形成最终的出厂产品。而随着技术的不断发展，市场对于IC产品的集成度和体积的要求越来越高。由此，基于新的多芯片封装和模块化技术的出现(MCP、MCM等)，使得单一模块内可以设置、集成更多的元器件。而系统级封装(SIP)是近来的最新技术，能够将多种不同的组件安装到一个公共基底上，在单一芯片上集成多个功能模块，并相互连接，发挥系统级功能。但在现有的系统级封装过程中，由于元器件的集成度很高，各个功能模块之间需要进行复杂的布局设计，协调并避免元件之间可能存在的干扰。IC设计所需的时间较长，灵活性不足，导致产品的制造时间和成本较高。因此，现有技术还有待发展。
技术实现思路
鉴于上述现有技术的不足之处，本技术的目的在于提供一种系统级封装的立体堆叠裸片结构，旨在解决现有技术中系统级封装设计灵活性不足，产品制造时间长，成本较高的问题。为了达到上述目的，本技术采取了以下技术方案：一种系统级封装的立体堆叠裸片结构，其中，所述立体堆叠裸片结构包括：若干确优芯片、金属层、绝缘隔离层以及集成有若干不同电阻值的电阻和若干不同电容值的电容的电容电阻阵列；所述电容电阻阵列及确优芯片依次层叠设置，所述绝缘隔离层设置在电容电阻阵列与确优芯片之间或两个确优芯片之间；所述绝缘隔离层内设置有蚀刻通孔，连接位于绝缘隔离层上方和下方的电容电阻阵列和/或确优芯片；所述金属层上设置有预设的设计布局，其设置在两层绝缘隔离层之间，通过蚀刻通孔与所述电容电阻阵列和/或确优芯片连接。所述的立体堆叠裸片结构，其中，所述电容电阻阵列为一层，设置于所述立体堆叠裸片结构的底层。所述的立体堆叠裸片结构，其中，所述电容电阻阵列上设置有若干连接端；通过选择不同的连接端提供不同的电容值或者电阻值选项。所述的立体堆叠裸片结构，其中，所述立体堆叠裸片结构还包括第一裸片层；所述第一裸片层包括有源元件组成的阵列，所述第一裸片层层叠于绝缘隔离层设置。所述的立体堆叠裸片结构，其中，所述确优芯片包括使用芯片尺寸封装、针栅阵列、球栅阵列、四方扁平封装的封装形式封装获得的确优芯片。有益效果：本技术提供的一种系统级封装的立体堆叠裸片结构，将大容量电容、电阻或电感等元件独立设置，成为立体堆叠裸片中的独立的一层，在SIP过程中能够简化布局和提升抗干扰设计，有效的节省了空间，提高了性能。另外，上述独立设置电容电阻阵列的封装方法，能够提供更好的IC设计灵活性和可靠性。附图说明图1为本技术具体实施例的立体堆叠裸片的结构示意图。图2为本技术具体实施例的电容电阻阵列的结构示意图。图3为本技术的系统级封装的流程示意图。图4为本技术另一具体实施例的立体堆叠裸片的结构示意图。具体实施方式本技术提供一种系统级封装的立体堆叠裸片结构。为使本技术的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本专利技术进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本技术，并不用于限定本技术。如图1所示，为本技术具体实施例的系统级封装的立体堆叠裸片结构。其中，所述立体堆叠裸片结构包括：3个确优芯片(KGD1、KGD2和KGD3)、金属层M、绝缘隔离层P以及集成有若干不同电阻值的电阻和若干不同电容值的电容的电容电阻阵列RCA。在本实施例中，所述确优芯片(KnowgoodDie)为3个。在实际应用过程中，依据实际的情况，还可以是更多或者更少的确优芯片，堆叠组成所述立体堆叠裸片结构。如图1所示，所述电容电阻阵列RCA及确优芯片KGD1、KGD2和KGD3依次层叠设置。所述绝缘隔离层P设置在电容电阻阵列与确优芯片之间或两个确优芯片之间，隔离两个不同的层。所述绝缘隔离层内设置有蚀刻通孔VIA。通过所述蚀刻通孔VIA连接位于绝缘隔离层P上方和下方的电容电阻阵列和/或确优芯片。亦即，通过蚀刻通孔VIA连接由绝缘隔离层隔离的上下两层。所述金属层M上设置有预设的设计布局(亦即金属布线布局)，其设置在两层绝缘隔离层之间，通过蚀刻通孔VIA与所述电容电阻阵列RCA和/或确优芯片连接。上述设置通过简化布局和抗干扰设计及处理零件(如大电容，漏电阻器或电感)的方法，在SIP环境中堆栈IC裸片，以节省空间和提高性能。而且，电容电阻阵列RCA能够提供更好的IC设计的灵活性和可靠性，节省装配和制造的时间和成本。具体的，所述电容电阻阵列RCA为一层，设置于所述立体堆叠裸片结构的底层。所述电容电阻阵列的结构简单，可以采用现有的，成本较低的芯片加工技术快速的制造(一般的，使用1U以上的低分辨率和不超过6个的掩膜步骤完成)。在实际制造过程中，可以在基板上集成多种不同种类的元件，根据实际的需求选择对应的电阻值和电容值。使用现有合适的工具，提供自定义的可编程金属连接布局(依据用户或者实际情况的需要)。这样的电容电阻阵列，可以包含几乎全部需要的电容和电阻值，使用的加工技术简单，提供多种不同组合的电容、电阻选项，内置到相对较小的裸片上，具有非常低的成本。其总体开发结构简单，处理成本低，布局方法灵活。在本技术的具体实施例中，如图2所示，所述电容电阻阵列上集成有多个电容C和电阻R，并设置有若干连接端10。在实际装配过程中，可以通过选择不同的连接端10提供不同的电容值或者电阻值选项，实现所需的功能。较佳的是，在需要进一步小型化和/或提升系统性能时，还可以进一步使用与上述电阻电容阵列类似的结构来开发其他的元件。例如，所述立体堆叠裸片结构还包括第一裸片层DIE1。所述第一裸片层DIE1包括：有源元件组成的阵列或者其他采用不同技术或者封装结构生产加工的IC，与其余的KGD和电阻电容阵列RCA一起，作为单独的一层，堆栈到SIP中。相类似的，所述第一裸片层DIE1也层叠设置，通过绝缘隔离层P与另一层结构隔离。例如，如图4所示，在一具体实施例中，可以将确优芯片KGD1，KGD2，KGD3和RCA1可以堆栈到一个立体堆叠裸片中。而KGD4，KDG5，KGD6及第一裸片层DIE1可以堆栈到另一个立体堆叠裸片中，并将其将组装在一起成为一个SIP。更具体的，所述确优芯片KGD包括：使用芯片尺寸封装(CSP)、针栅阵列(PGA)、球栅阵列(BGA)、四方扁平封装(QFP)的封装形式封装获得的确优芯片KGD。如图3所示，为应用上述立体堆叠裸片结构的系统级封装过程。其具体包括：将封装类型1，封装类型2以及封装类型3装入MCM和MCP中。另外，KGD1、KGD2以及KGD3和电容电阻阵列RCA堆叠在一起，形成所述立体堆叠裸片。然后将MCP、MCM以及立体堆叠裸片组装在系统级封装(SIP)单元中，并将IC芯片和其他杂项的分立元件(例如有源器件)一起组装到PCB上，并将所有器件装入盒内形成最终产品。可以理解的是，对本领域普通技术人员来说，可以根据本技术的技术方案及本技术构思加以等同替换或改变，而所有这些改变或替换都应属于本技术所附的权利要求的保护范围。本文档来自技高网...

【技术保护点】
一种系统级封装的立体堆叠裸片结构，其特征在于，所述立体堆叠裸片结构包括：若干确优芯片、金属层、绝缘隔离层以及集成有若干不同电阻值的电阻和若干不同电容值的电容的电容电阻阵列；所述电容电阻阵列及确优芯片依次层叠设置，所述绝缘隔离层设置在电容电阻阵列与确优芯片之间或两个确优芯片之间；所述绝缘隔离层内设置有蚀刻通孔，连接位于绝缘隔离层上方和下方的电容电阻阵列和/或确优芯片；所述金属层上设置有预设的设计布局，其设置在两层绝缘隔离层之间，通过蚀刻通孔与所述电容电阻阵列和/或确优芯片连接。

【技术特征摘要】
1.一种系统级封装的立体堆叠裸片结构，其特征在于，所述立体堆叠裸片结构包括：若干确优芯片、金属层、绝缘隔离层以及集成有若干不同电阻值的电阻和若干不同电容值的电容的电容电阻阵列；所述电容电阻阵列及确优芯片依次层叠设置，所述绝缘隔离层设置在电容电阻阵列与确优芯片之间或两个确优芯片之间；所述绝缘隔离层内设置有蚀刻通孔，连接位于绝缘隔离层上方和下方的电容电阻阵列和/或确优芯片；所述金属层上设置有预设的设计布局，其设置在两层绝缘隔离层之间，通过蚀刻通孔与所述电容电阻阵列和/或确优芯片连接。2.根据权利要求1所述的立体堆叠裸片结构...

【专利技术属性】
技术研发人员：萧建成，
申请(专利权)人：北京中电网信息技术有限公司，中电网北京电子科技发展有限公司，
类型：新型
国别省市：北京;11