三维集成电路结构及其制造方法技术

本发明专利技术公开了一种三维集成电路结构和及其制造方法。三维集成电路结构包括第一芯片和第二芯片。第一芯片在接合界面处接合至第二芯片。第一芯片的通孔和第二芯片的接合焊盘电连接，并且通孔的扩散阻挡层在接合界面处接触接合焊盘。本发明专利技术实施例涉及三维集成电路结构及其制造方法。

【技术实现步骤摘要】

本专利技术实施例涉及三维集成电路结构及其制造方法。
技术介绍
通过最小部件尺寸的不断减小，半导体工业不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度。这允许更多部件集成在给定面积中。在一些应用中，这些更小的电子元件也需要比现有封装件利用更小的面积的封装件。三维集成电路(3DIC)是半导体封装中的最近发展，其中多个半导体管芯彼此堆叠，诸如叠层封装件(PoP)和封装件中系统(SiP)封装技术。通过在半导体晶圆层级上的管芯上方放置管芯来制备一些3DIC。3DIC具有，例如，在堆叠管芯之间的互连件的减小的长度，并且因此提供了提高的集成密度和其他优势，诸如更快的速度和更高的带宽。然而，有很多涉及3DIC的挑战。
技术实现思路
根据本专利技术的一个实施例，提供了一种三维集成电路结构，包括：第一芯片，在接合界面处接合至第二芯片，其中，所述第一芯片的通孔和所述第二芯片的接合焊盘电连接，并且所述通孔的扩散阻挡层在所述接合界面处接触所述接合焊盘。在上述三维集成电路结构中，所述通孔包括导电层以及位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的所述扩散阻挡层。在上述三维集成电路结构中，所述通孔还包括衬垫层，并且所述扩散阻挡层位于所述衬垫层和所述导电层之间。在上述三维集成电路结构中，所述通孔穿透所述第一芯片。在上述三维集成电路结构中，所述通孔穿透所述第一芯片的第一衬底和第一介电层，所述接合焊盘位于所述第二芯片的第二介电层中，并且所述第一介电层接合至所述第二介电层。在上述三维集成电路结构中，所述通孔包括导电层、位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的所述扩散阻挡层以及位于所述第一衬底和所述扩散阻挡层之间的衬垫层。在上述三维集成电路结构中，所述通孔是多阶梯形状的。根据本专利技术的另一实施例，还提供了一种三维集成电路结构，包括：第一芯片，在接合界面处接合至第二芯片，其中，所述第一芯片的通孔在所述接合界面处接触所述第二芯片的接合焊盘，所述通孔穿透所述第一芯片，并且所述通孔在所述接合界面处的尺寸与所述接合焊盘在所述接合界面处的尺寸不同。在所述三维集成电路结构中，所述通孔包括导电层以及位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的扩散阻挡层，并且所述扩散阻挡层在所述接合界面处接触所述接合焊盘。在所述三维集成电路结构中，所述通孔还包括衬垫层，并且所述扩散阻挡层位于所述衬垫层和所述导电层之间。在所述三维集成电路结构中，所述通孔穿透所述第一芯片的第一衬底和第一介电层，所述接合焊盘在所述第二芯片的第二介电层中，并且所述第一介电层接合至所述第二介电层。在所述三维集成电路结构中，所述通孔包括导电层、位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的扩散阻挡层以及位于所述第一衬底和所述扩散阻挡层之间的衬垫层。在所述三维集成电路结构中，所述通孔在所述接合界面处的尺寸大于所述接合焊盘在所述接合界面处的尺寸。在所述三维集成电路结构中，所述通孔在所述接合界面处的尺寸小于所述接合焊盘在所述接合界面处的尺寸。根据本专利技术的又一实施例，还提供了一种三维集成电路结构的制造方法，所述制造方法包括：提供第一芯片和第二芯片，其中，所述第一芯片包括第一衬底和第一介电层，所述第一介电层中具有第一开口，并且所述第二芯片包括第二衬底和第二介电层，所述第二介电层中具有接合焊盘；通过所述第一介电层和所述第二介电层接合所述第一芯片和所述第二芯片，其中，所述第一开口暴露所述接合焊盘；穿过所述第一衬底形成第二开口，其中，所述第二开口连接至所述第一开口以形成通孔开口；以及在所述通孔开口中形成通孔。附图说明图1是根据一些实施例的示出封装结构的制造方法的流程图。图2A至图2J是根据一些实施例的示出三维集成电路结构的制造方法的示意图。图3A至图3C是根据一些实施例的示出三维集成电路结构的制造方法的示意图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。图1是根据一些实施例的示出三维集成电路结构的制造方法的流程图。图2A至图2J是根据一些实施例的示出三维集成电路结构的制造方法的示意图。参考图1，在步骤S10中，提供了第一芯片100和第二芯片200。参考图2A，第一芯片100包括第一衬底102和介电层132。在一些实施例中，第一衬底102包括诸如硅或锗的元素半导体和/或诸如硅锗、碳化硅、砷化镓、砷化铟、氮化镓或磷化铟的化合物半导体。第一芯片100还包括器件104、金属化结构120和介电层130。器件104形成在前段制程(FEOL)中，但不限于此。器件104包括，例如，在介电层112中的栅极结构106、源极/漏极区域114和隔离结构116，其中隔离结构116可以是浅沟槽隔离(STI)结构。栅极结构106包括，例如，栅极介电层108和栅电极110。在可选的实施例中，栅极结构106还可以包括在栅电极110上的间隔件(未显示)。在一些实施例中，器件104可以是N-型金属氧化物半导体(NMOS)或P-型金属氧化物半导体(PMOS)器件，诸如晶体管、存储器等。在可选的实施例中，电容器、电阻器、二极管、光电二极管、熔丝等也可以形成在第一衬底102上方。在一些实施例中，金属化结构120形成在第一衬底102上方。例如，金属化结构120可以形成在器件104上方。在一些实施例中，金属化结构120可以形成在后段制程(BEOL)中，但不限于此。金属化结构120包括互连结构，诸如接触塞122和导电器件124。在一些实施例中，导电结构124在介电层126中，并且导电器件124可以是导电线，导电层等。在一些实施例中，介电层126包括单层介电层或多层介电层。介电层126包括，例如，低介电常数(低K)的材料，诸如二氧化硅(SiO2)、氮化硅(SiNx)等。在一些实施例中，介电层130形成在介电层126上方。与介电层126相比，介电层130可以具有高蚀刻选择性。在一些实施例中，介电层130是，例如，氮化物(诸如氮化硅(SiNx))、碳化物(诸如碳化硅(SiC))、氮碳化物(诸如氮碳化硅(SiCN))、氮氧化物(诸如氮氧化硅(SiOxNy))或合适的介电材料。可以通过使用化学汽相沉积(CVD)、等离子体化学汽相沉积(PECVD)、物理汽相沉积(PVD)、旋转涂覆或任意合适的工艺形成介本文档来自技高网...

【技术保护点】
一种三维集成电路结构，包括：第一芯片，在接合界面处接合至第二芯片，其中，所述第一芯片的通孔和所述第二芯片的接合焊盘电连接，并且所述通孔的扩散阻挡层在所述接合界面处接触所述接合焊盘。

【技术特征摘要】
2015.08.31 US 14/840,0531.一种三维集成电路结构，包括：第一芯片，在接合界面处接合至第二芯片，其中，所述第一芯片的通孔和所述第二芯片的接合焊盘电连接，并且所述通孔的扩散阻挡层在所述接合界面处接触所述接合焊盘。2.根据权利要求1所述的三维集成电路结构，其中，所述通孔包括导电层以及位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的所述扩散阻挡层。3.根据权利要求2所述的三维集成电路结构，其中，所述通孔还包括衬垫层，并且所述扩散阻挡层位于所述衬垫层和所述导电层之间。4.根据权利要求1所述的三维集成电路结构，其中，所述通孔穿透所述第一芯片。5.根据权利要求1所述的三维集成电路结构，其中，所述通孔穿透所述第一芯片的第一衬底和第一介电层，所述接合焊盘位于所述第二芯片的第二介电层中，并且所述第一介电层接合至所述第二介电层。6.根据权利要求5所述的三维集成电路结构，其中，所述通孔包括导电层、位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的所述扩散阻挡层以及位于所述第一衬底和所述扩散...

【专利技术属性】
技术研发人员：郑光伟，陈怡秀，杨固峰，邱文智，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71