一种功放加电时序保护电路制造技术

本文申请提供了一种功放加电时序保护电路的实现方法，属于射频功率放大器领域。本发明专利技术主要包括主电路Ⅰ、辅助电路Ⅰ、辅助电路Ⅱ和辅助电路Ⅲ四部分，主电路Ⅰ的主要功能是判断输入负压与阈值电压的关系，当输入负压小于阈值电压时，保护电路输出正压，当输入负压大于阈值电压时，保护电路关闭输出正压；辅助电路Ⅰ的主要功能是延时输出正压；辅助电路Ⅱ的主要功能是提高关闭输出正压的关闭速度；辅助功能Ⅲ的主要功能是减缓关闭输出负压的关闭速度。本发明专利技术整体实现的功能是当输入负压小于某一阈值电压时，保护电路在输出负压后输出正压，当输入负压大于某一阈值电压时，保护电路在关闭输出负压前关闭输出正压。

【技术实现步骤摘要】

本专利技术涉及一种射频功率放大器，特别是涉及一种功放电源时序保护电路的实现方法。
技术介绍
在射频功放设备中，功放芯片多为GaN和GaAS工艺制造，类似于一场效应管，随着场效应管栅极电压的增大，流过场效应管漏源极电流也在增大，为防止栅极电压过高引起漏源极电流过大而造成烧毁芯片的后果，功放加电时序保护电路是功放设备能正常工作的前提。针对这一问题，目前常用到的技术有：利用NPN晶体管和P沟道Mos场效应管作为主电路来判断栅极负压是否超过阈值。如图1所示，该电路的控制原理是：当V-端没加负电压时，BSS79晶体管的基-射极电压为零，该晶体管处于截止状态，其集电极电流，故管子IRF7416截止；当V-端加负电压，且达到某一直时，超过导通电压，基-基-射极正偏，管子IRF7416导通。但是，在开关电路中，不论是BSS79晶体管还是IRF7416场效应管，其响应速度都只有几ns，当瞬间在V-端加负电压，且满足达到某一阈值时，假设从V-端加负电压到Vg有负压输出时间为t1，从V-端加负电压到正压Vd有输出时间为t2，由前面知道，t1和t2都很小，且会相接近，这样造成一个问题，瞬间在V-端加负压后，负电Vg和正电Vd会同时得到输出，并不满足功放模块对时序电路的严格要求。进一步，当瞬间去掉V-端负电压时，经过t1，Vg输出为零，经过t2，Vd输出为零，这样功放芯片会存在一段危险期，时间为t2-t1，在该危险期功放芯片负压为零达到最大，相应流过功放芯片电流达到最大，轻则缩短功放芯片的使用寿命，重者由于电流过大而烧毁芯片，这是功放设计中坚决不允许出现的现象。同时，该电路中以PMos场效应管作为末极开关，在实际中，由于PMos场效应管寄生电容的影响，危险期将会远大与理论的t2-t1值，这是因为在负电V-断开后，PMos场效应管源极电压并不是瞬间为零，即在负电V-断开后，Vd从+Vcc到零需要一定的时间，输出正电负载与PMos场效应管寄生电容形成RC回路，只有当PMos场效应管寄生电容所储存的电荷释放完成后，Vd输出为零，设释放电荷时间为t3，t3的值与PMos场效应管本身寄生电容值有关，同时与输出正电负载有关，随着输出正电负载不断减小，t3也在不断减小，在输出正电开路时，实测t3可达到几百微秒，这就将功放芯片的危险期从t2-t1加大到了t3-t1，且输出正电负载越大，危险期越大。
技术实现思路
本专利技术的目的是提供一种功放加电时序保护电路，以克服现有技术中提供负电瞬间，输出正电和输出负电接近同时输出的危险状态；关闭负电瞬间，存在输出负电先于输出正电关闭的危险期和由于PMos管寄生电容与输出正电负载，而危险期延长的缺陷。如图4、图5所示，本专利技术主要包括主电路Ⅰ、辅助电路Ⅰ、辅助电路Ⅱ和辅助电路Ⅲ四部分，主电路Ⅰ的主要功能是判断输入负压与阈值电压的关系，当输入负压小于阈值电压时，保护电路输出正压，当输入正压大于阈值电压时，保护电路关闭输出正压；辅助电路Ⅰ的主要功能是延时输出正压，瞬间关闭正电的功能；辅助电路Ⅱ的主要功能是提高关闭输出正压的关闭速度；辅助功能Ⅲ的主要功能是减缓关闭输出负压的关闭速度。本专利技术整体实现的功能是当输入负压小于某一阈值电压时，保护电路在输出负压后输出正压，当输入负压大于某一阈值电压时，保护电路在关闭输出负压前关闭输出正压。按照本专利技术的一个方面，主电路Ⅰ使用了N沟道JFET晶体管、PNP晶体管和PMos场效应管，实现判断输入负压与阈值电压的关系的功能，当输入负压小于阈值电压时，保护电路输出正压，当输入正压大于阈值电压时，保护电路关闭输出正压。按照本专利技术的另一个方面，辅助电路Ⅰ晶体管类型为PNP型晶体管，其中辅助电路Ⅰ的供电位置接于主电路Ⅰ中N沟道JFET的漏极，输出延时信号从辅助电路Ⅰ的PNP晶体管源级取出，并接到主电路Ⅰ中PNP晶体管的栅极，实现延时输出正压的功能。按照本专利技术的再一个方面，辅助电路Ⅱ使用肖特基二极管和一电阻相串联，一端连于主电路Ⅰ中PMos场效应管的漏极，另一端连于主电路Ⅰ中N沟道JFET的漏极，实现提高关闭输出正压的关闭速度。按照本专利技术的再一个方面，辅助电路Ⅲ使用电容和肖特基二极管，肖特基二极管与输出负压负载相串联，电容与输出负压负载相并联，实现减缓关闭输出负压的关闭速度。按照本方面的再一个方面，保护电路整体实现功能是实现当输入负压小于某一阈值电压时，保护电路在输出负压后输出正压，当输入负压大于某一阈值电压时，保护电路在关闭输出负压前关闭输出正压的功能。与现有技术相比，本专利技术具有以下优点：本专利技术可以实现当V-端输入电压，且满足达到某一值，在负电输出后，经过一定的延时才输出正电，且延时可由电容的值来调节，调节范围可达几百毫秒，实现了输出正电Vd晚于输出负电先输出的功能；本专利技术还可实现当V-端断开电源或小于某一值后，输出正电会瞬间断开输出，克服了PMos管由于寄生电容和输出正电负载缓慢放电的缺陷，且断电时间不受输出正电负载的影响，实现了加速断开正电的功能；本专利技术还可实现当V-端断开电源或小于某一值后，输出负电Vg会经过一定的延时后才输出为零，且延时可由电容的值来调节，调节范围也可达几百毫秒，实现了输出负电Vg晚于输出正电Vd断开的功能。附图说明图1是现有技术的一种功放负压保护电路图。图2是采用图1电路时，提供V-端电压后，正电输出延时。图3是采用图1电路时，断开V-端电压后，正电关闭的延时。图4是本专利技术电路的系统结构图。图5是本专利技术电路的时序图。图6是本专利技术的一种功放加电时序保护电路图。图7是采用本专利技术电路时，提供V-端电压后，正电输出的延时。图8是采用本专利技术电路时，断开V-端电压后，正电关闭的延时。图9是采用本专利技术电路时，断开V-端电压后，负电关闭的延时。具体实施方式下面结合附图和实施图，对本专利技术的具体实施方式做进一步详细描述，以便于本
的技术人员理解本专利技术，但应该清楚，本专利技术不限于具体实施方式的范围。采用本专利技术的一种功放加电时序保护电路图如图6所示，该电路由四部分组成，JFET晶体管Q1、PNP晶体管Q3、PMos场效应管Q4、第一电阻R1、第二电阻R2、第五电阻R5、第六电阻R6、第七电阻R7和第八电阻R8组成时序主电路Ⅰ；第三电阻R3、第四电阻R4、第一电容C1和PNP晶体管Q2组成辅助电路Ⅰ；第九电阻R9和第一肖特基二极管D1组成辅助电路Ⅱ；第十电阻R10、第十一电阻R11、第二电容C2和第二肖特基二极管D2组成辅助电路Ⅲ。其中Q1型号为MMBFJ202，Q2型号为MMBT3906K，Q3型号为MMBT3906K，Q4型号为F4905S，D1型号为1N5824，D2型号为1N5824，上述5种核心芯片的电压耐压值都在30V以上，所以对于工作电压小于28V，工作电流小于10A的功放芯片，本保护电路可正常工作，当更换电流和电压耐压值更高的上述型号芯片，则本保护电路能应用于工作电压和工作电流更高的功放芯片。本实施方案中的Q1型号为MMBFJ202，为N沟道结型场效应管，其栅源截止电压一般为-0.8V至-4V。结合本实施方案、图4和图5，主电路Ⅰ的工作过程为：当输入负电V-小于截止电压时，场效应管Q1不导通，其漏极输出电压为高电压，接近电源电压，则PNP管Q3基极为电源电压值，Q本文档来自技高网...

【技术保护点】
一种功放加电时序保护电路的实现方法，其特征在于包括主电路Ⅰ、辅助电路Ⅰ、辅助电路Ⅱ和辅助电路Ⅲ四部分。

【技术特征摘要】
1.一种功放加电时序保护电路的实现方法，其特征在于包括主电路Ⅰ、辅助电路Ⅰ、辅助电路Ⅱ和辅助电路Ⅲ四部分。2.根据权利要求1所述主电路Ⅰ的特征是使用N沟道JFET晶体管、PNP晶体管和PMos场效应管，实现判断输入负压与阈值电压的关系的功能，当输入负压小于阈值电压时，保护电路输出正压，当输入正压大于阈值电压时，保护电路关闭输出正压。3.根据权利要求1所述辅助电路Ⅰ的特征是使用PNP晶体管，其中辅助电路Ⅰ的供电位置接于主电路Ⅰ中N沟道JFET的漏极，输出延时信号从辅助电路Ⅰ的PNP晶体管源级取出，并接到主电路Ⅰ中PNP晶体管的栅极，实现延时输出正压...

【专利技术属性】
技术研发人员：薛强，
申请(专利权)人：薛强，
类型：发明
国别省市：四川;51