一种用于提供金属层的半导体工艺使用以下步骤：将障壁介电层(100)沉积于包括暴露的金属线(90)的半导体层上。在所述障壁介电层的顶部上形成包括至少一个导孔(140)的导孔层(110)。将非保形膜(150)沉积于所述导孔层的顶部上，由此将所述至少一个导孔转变成空隙(140)，且将至少一个沟槽蚀刻到所述非保形膜中，由此敞开所述空隙且产生双鑲嵌层。
【技术实现步骤摘要】
【国外来华专利技术】相关申请案的交叉参考本专利技术主张2014年6月27日申请的共同拥有的第62/018,353号美国临时专利申请案的优先权，所述美国临时专利申请案出于所有目的以引用的方式并入本文中。
本专利技术涉及半导体制造方法及工艺，特定地说，涉及空气间隙辅助的蚀刻自对准双镶嵌工艺。在双镶嵌半导体制造工艺中，底层二氧化硅绝缘层经图案化具有其中应为导体的开口沟槽。显著过量装填所述沟槽的厚铜涂层沉积于绝缘体上，且使用化学机械平坦化(CMP)来移除延伸于绝缘层的顶部上的铜。沉没于绝缘层的沟槽内的铜未经移除且成为经图案化的导体。镶嵌工艺通常在每镶嵌阶段利用铜来形成且填充单一特征。双镶嵌工艺通常利用铜来一次形成且填充两个特征，例如，可使用双镶嵌通过单一铜沉积填充上覆于导孔之上的沟槽。利用绝缘体及铜的连续层可产生多层(5到10个金属层或更多)互连结构。
技术实现思路
在从事自我对准双镶嵌工艺的工作中，观察到较高的k电介质引起较高速度部件的RC延迟/良率问题。因此，需要改进工艺。根据各种实施例，用于提供金属层的半导体工艺可包括以下步骤：将障壁介电层沉积于包括暴露的金属线的半导体层上；在障壁介电层的顶部上形成包括至少一个导孔的导孔层；将非保形膜沉积于所述导孔层的顶部上，由此在至少一个导孔中形成空隙；及将至少一个沟槽蚀刻到所述非保形膜中，由此敞开所述空隙且产生双鑲嵌层。根据进一步实施例，半导体制造工艺可进一步包括：将铜层沉积于双镶嵌层的顶部上且移除过度沉积(overburden)的铜层。根据进一步实施例，沉积所述铜层的步骤可包括：沉积导电障壁层，接着沉积铜晶种层。根据进一步实施例，可通过化学机械抛光工艺执行移除过度沉积的铜层的步骤。根据进一步实施例，在沉积铜层之前可执行原位灰化工艺。根据进一步实施例，在原位灰化工艺之后可在至少一个导孔内敞开障壁介电层。根据进一步实施例，可在沉积铜层之前执行前侧湿式清理步骤。根据进一步实施例，所述障壁介电层可由SiN或SiC组成。根据进一步实施例，形成导孔层的步骤可包括：将中间金属介电层沉积于障壁介电层的顶部上；沉积及图案化导孔层；及预蚀刻导孔直到障壁介电质。根据进一步实施例，所述导孔层可包括抗反射涂层，其后为光致抗蚀剂层。根据进一步实施例，可利用软着陆终点执行蚀刻。根据进一步实施例，非保形膜可为包括未掺杂硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)或具有相对于二氧化硅的小介电常数的材料的介电膜。根据进一步实施例，蚀刻所述非保形膜的步骤可包括：将硬掩模层沉积于所述非保形膜的顶部上；使用光刻术印刷沟槽层；且蚀刻所述沟槽层。根据进一步实施例，蚀刻所述沟槽层可包括蚀刻穿过沟槽层及硬掩模层的蚀刻序列。根据进一步实施例，所述蚀刻序列可起始敞开空隙的氧化物蚀刻。根据进一步实施例，可通过终点系统监测所述氧化物蚀刻。根据进一步实施例，可通过定时工艺监测氧化物蚀刻。根据进一步实施例，可执行预定义量的过度蚀刻来从障壁介电层的顶部清除所有氧化物。根据进一步实施例，在蚀刻序列的末端处可执行障壁蚀刻以敞开通往金属线的导孔的底部。根据进一步实施例，可重复所述工艺以形成所需数目个金属层。附图说明图1展示具有经应用的障壁介电层的半导体晶片的部件的截面图。图2展示形成导孔层之后的与图1相同的图式。图3展示蚀刻之后的图2的半导体晶片。图4展示沉积非保形膜之后的图3的半导体晶片。图5展示形成的空隙的FIB/SEM成像。图6展示沉积于非保形膜的顶部上的光刻层。图7展示蚀刻之后的图6的半导体晶片。图8展示已沉积铜层之后的半导体晶片。图9展示化学机械抛光(CMP)工艺之后的半导体晶片。图10到11展示蚀刻之后的FIB/SEM成像。具体实施方式根据各种实施例，发现可采用在制造期间形成的空气间隙空隙并将其用作蚀刻辅助。因此，可有利地使用初始非所需的寄生效应。根据各种实施例，此方法可(例如)经进一步推进以尝试且用于解决许多半导体制作工厂正面临的预算及设备需求问题。可使用十足非保形沉积形成空气间隙。然而，许多常规先进制作方法可能不产生此类空隙，因为其可具有优良得多的间隙填充工艺。因此，常规制造工艺甚至可能没有意识到此类空气间隙，更不用说利用其存在的机会。根据各种实施例，可移除相对于二氧化硅的小介电常数(又被称为装置缩小的低k需求)，从而产生较低制造成本。根据各种实施例，可预先蚀刻一导孔或若干导孔且利用非保形膜予以覆盖以密封顶部，从而产生空气间隙。此外，蚀刻所述膜，敞开一导孔或若干导孔，且产生双镶嵌层，如以下将更详细解释。图1展示半导体晶片的相关部件。半导体裸片80可包括半导体本体的顶部介电层内的金属线90。以下图式不展示包括主动部件的底层半导体层，而是仅集中于包含需要通过由铜组成的后续顶部互连层连接的金属的顶部介电层。因此，这些金属线90可如(例如)图1中所展示地经布置，使得所述金属的顶部区域经暴露而通过互连结构连接，如下述。如图1中所展示，可由SiN或SiC组成的典型障壁介电层100沉积于金属线90上。接着，可由未掺杂硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)或具有相对于二氧化硅的小介电常数(又被称为低k)的材料组成的中间金属介电层110沉积于层100之上。如图2及3中所展示，使用光刻术印刷导孔层，其通常使用抗反射涂层120及据此经图案化的光致抗蚀剂层130。例如可使用干式等离子体蚀刻器蚀刻此导孔层。最终可使用TELSCCM等离子体蚀刻器。然而，可使用任何其它适合蚀刻器。此产生如图3中所展示的导孔135。典型蚀刻序列涉及利用使蚀刻终止于障壁层100上或中的软着陆终点，进行底部抗反射涂层(BARC)原位蚀刻、氧化物及光致抗蚀剂移除。所述工艺可使用终点来提供更精确停止于障壁层上。然而，可使用例如定时工艺的其它步骤。如图4中所展示，接着在完成蚀刻步骤之后，将由(例如)USG、FSG或低k材料组成的非保形介电层150沉积于所述结构的顶部上。此在先前经蚀刻的导孔中形成空隙140。所述空隙可具有如图4及5中所展示的形状，例如，空隙可为具有锥形尖端的圆柱形导孔。然而，可通过使用其它非保形层来产生其它形状。例如，尖端可为更突出或更不突出的。此空隙形成是辅助后续沟槽蚀刻以形成双镶嵌结构的必要步骤。图5中展示此结构的实际电子显微镜图片。如图6中所展示，接着将硬掩模层160沉积于层150的顶部上，以平坦化且填充任何针孔。此层160将充当后续步骤中的蚀刻硬掩模。接着，通常利用如图6中展示的抗反射涂层170及光致抗蚀剂180，使用光刻术印刷金属沟槽层。接着(例如)使用干式等离子体蚀刻器蚀刻所述金属沟槽层。此外，如以上所陈述，可使用例如TELSCCM蚀刻器或任何其它适合蚀刻器。蚀刻序列首先蚀刻穿过层170，蚀刻穿过硬掩模160及终点，起始氧化物蚀刻。氧化物蚀刻界定如图7所展示的沟槽155，且蚀刻所述氧化物直到敞开经形成的空气间隙140。可利用终点系统或定时工艺监测氧化物蚀刻。如图7中所展示，根据一些实施例，完成特定量的过度蚀刻以从底部障壁层100的顶部清除所有氧化物。原位灰化工艺可为下一步骤，用于双重目的。灰化工艺移除抗蚀剂层180且还从底部障壁层清理暴露的导孔中的碳残渣。灰化工艺之后立即执行障壁层敞开工艺步骤以移除导孔的底部的障壁，从而暴露其下的金属线90。所述本文档来自技高网...
【技术保护点】
一种用于提供金属层的半导体工艺，其包括：将障壁介电层沉积于包括暴露的金属线的半导体层上；在所述障壁介电层的顶部上形成包括至少一个导孔的导孔层；将非保形膜沉积于所述导孔层的顶部上，由此在所述至少一个导孔中形成空隙；及将至少一个沟槽蚀刻到所述非保形膜中，由此敞开所述空隙且产生双鑲嵌层。
【技术特征摘要】
【国外来华专利技术】2014.06.27 US 62/018,353;2015.06.10 US 14/735,4251.一种用于提供金属层的半导体工艺，其包括：将障壁介电层沉积于包括暴露的金属线的半导体层上；在所述障壁介电层的顶部上形成包括至少一个导孔的导孔层；将非保形膜沉积于所述导孔层的顶部上，由此在所述至少一个导孔中形成空隙；及将至少一个沟槽蚀刻到所述非保形膜中，由此敞开所述空隙且产生双鑲嵌层。2.根据权利要求1所述的半导体制造工艺，其进一步包括将铜层沉积于所述双镶嵌层的顶部上且移除过度沉积的铜层。3.根据权利要求1所述的半导体制造工艺，其中所述沉积所述铜层的步骤包括：沉积导电障壁层，接着沉积铜晶种层。4.根据权利要求2所述的半导体制造工艺，其中通过化学机械抛光工艺执行所述移除所述过度沉积的铜层的步骤。5.根据权利要求2所述的半导体制造工艺，其中在沉积所述铜层之前执行原位灰化工艺。6.根据权利要求5所述的半导体制造工艺，其中在所述原位灰化工艺之后，在所述至少一个导孔内敞开所述障壁介电层。7.根据权利要求6所述的半导体制造工艺，其中在沉积所述铜层之前执行前侧湿式清理步骤。8.根据权利要求1所述的半导体制造工艺，其中所述障壁介电层是由SiN或SiC组成。9.根据权利要求1所述的半导体制造工艺，其中所述形成所述导孔层的步骤包括：将中间金属...
【专利技术属性】
技术研发人员：贾斯丁·希罗奇·萨托，安德鲁·亚历山大·泰勒，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：美国;US
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