用于从SRAM存储器中读取数据的集成电路装置和方法制造方法及图纸

根据本发明专利技术的实施例公开了IC装置。在实施例中，IC装置包括：静态随机存取存储器(SRAM)的位单元的阵列；多级数字化模块，该多级数字化模块被配置成从该位单元的阵列中的位单元生成在值的范围内的值，该值的范围包括两个以上离散值；输出缓冲器，该输出缓冲器被配置成存储所生成的值；以及错误校正码(ECC)解码器，该错误校正码(ECC)解码器被配置成基于所存储的值输出错误校正值。

【技术实现步骤摘要】

本专利技术涉及一种用于从SRAM存储器中读取数据的集成电路装置和方法。
技术介绍
静态随机存取存储器(SRAM)利用晶体管在存储器阵列中保持数据位。为了保持数据位，向SRAM施加电压。传统上，精确地保持数据位和补偿SRAM泄漏所需的电压被称作数据保持电压(DRV)。在低功率装置中，补偿SRAM泄漏所需的DRV可以显著地贡献于该装置的总功耗。
技术实现思路
根据本专利技术的实施例，公开了IC装置。在实施例中，IC装置包括静态随机存取存储器(SRAM)的位单元的阵列；多级数字化模块，该多级数字化模块被配置成从该位单元的阵列中的位单元生成在值的范围内的值，该值的范围包括两个以上离散值；输出缓冲器，该输出缓冲器被配置成存储所生成的值；以及错误校正码(ECC)解码器，该错误校正码(ECC)解码器被配置成基于所存储的值输出错误校正值。在另一实施例中，该多级数字化模块被配置成基于预定义的阈值从位单元生成值。在另一实施例中，该输出缓冲器被配置成具有多个寄存器以存储所生成的值。在另一实施例中，该ECC解码器被另外配置成基于如由该多级数字化模块生成的值指示的该SRAM模块中的位单元已经滑动的概率，输出该错误校正值。在另一实施例中，该ECC解码器被另外配置成利用存储在内建自测试中的信息以输出错误校正值。在另一实施例中，该ECC解码器被另外配置成将关于错误校正过程的信息回写到内建自测试。在第二实施例中，公开了用于从IC装置中的SRAM存储器的位单元的阵列中读取数据的方法。在该实施例中，该方法涉及：测量位单元的阵列中的位单元的特性；从测量结果生成在值范围内的值，该值范围包括两个以上离散值；将所生成的值存储在输出缓冲器中；对所存储的值执行错误校正，以及输出校正值。在另一实施例中，生成值涉及输出与如由预定义的电压阈值所确定的位单元的电压对应的值。在另一实施例中，存储所生成的值涉及将所生成的值存储在两个或更多个寄存器中。在另一实施例中，对所存储的值执行错误校正涉及将所存储的值从浮点数转换为单个二进制数。在另一实施例中，每个读取操作测量一次位单元的特性。在另一实施例中，执行错误校正另外涉及使用如由从错误码校正的性能中的测量结果生成的该值所指示的位单元已经滑动的该概率。在另一实施例中，执行错误校正另外涉及利用存储在内建自测试中的信息。在另一实施例中，输出校正值另外涉及将关于错误校正过程的信息回写到内建自测试。在第三实施例中，公开了集成电路(IC)装置。在该实施例中，该IC装置包括SRAM的多个位单元；多级数字化模块，该多级数字化模块被配置成基于该多个位单元中的位单元的电压生成在值范围内的值，该值范围包括两个以上离散值；输出缓冲器，该输出缓冲器被配置成存储所生成的值，该输出缓冲器具有用于存储该值的位的至少两个寄存器；以及错误校正码(ECC)解码器，该错误校正码(ECC)解码器被配置成基于所存储的值输出错误校正值，该ECC解码器被配置成使用单错误校正双错误检测(SECDED)编码。在另一实施例中，该多级数字化模块被配置成基于该位单元的该电压与预定义的阈值的关系生成值。在另一实施例中，该输出缓冲器被配置成具有多个寄存器以存储该值中的值。在另一实施例中，该ECC解码器被另外配置成基于如由该多级数字化模块生成的该值指示的该SRAM的该多个位单元中的位单元已经滑动的概率，输出该错误校正值。在另一实施例中，该ECC解码器被另外配置成利用存储在内建自测试中的信息以输出错误校正值。在另一实施例中，该ECC解码器被另外配置成将关于错误校正过程的信息回写到内建自测试。通过以下结合附图的详细描述，本专利技术的实施例的其它方面和优点应变得显而易见。附图说明图1示出了SRAM模块的配置。图2描绘了SRAM模块中的6晶体管位单元的电路图。图3是在DRV的范围内测量的所存储数据的误码率(BER)的曲线图。图4是示出在位单元的电压、由1位数字化模块输出的值和由多级数字化模块输出的值之间的相关性的表格。图5示出了多级数字化值在执行错误校正中的使用。图6描绘了根据本专利技术的实施例被配置成利用多级数字化模块的IC装置。图7描绘了根据本专利技术的实施例用于生成多级数字化值的系统的实施例。图8描绘了根据本专利技术的实施例被配置成利用多级数字化模块和内建自测试(BIST)的IC装置。图9是根据本专利技术的实施例的用于从IC装置中的SRAM存储器的位单元的阵列中读取数据的方法的过程流程图。在整个说明书中，可以使用类似的参考标号以识别类似的元件。具体实施方式容易理解的是，如本文中大体描述且在附图中示出的实施例的组件可以用各种各样不同的配置来布置和设计。因此，以下如图中所表示的各种实施例的更详细描述并非意图限制本公开的范围，而仅仅是表示各种实施例。虽然在附图中呈现了实施例的各个方面，但是除非特别地指示，否则附图未必按比例绘制。在不脱离本专利技术精神或基本特性的情况下，可以其它具体形式体现本专利技术。所描述的实施例应视为在所有方面均仅为说明性而非限制性的。因此，由所附权利要求书而不是由此详细描述来指示本专利技术的范围。在权利要求书的等效物的含义和范围内的所有变化均涵盖在权利要求书的范围内。贯穿本说明书对特征、优点或类似语言的参考并不暗示可以用本专利技术实现的所有特征和优点应该在或在本专利技术的任何单一实施例中。实际上，涉及特征和优点的语言应理解成意指结合实施例描述的具体特征、优点或特性包含在本专利技术的至少一个实施例中。因此，贯穿本说明书对特征和优点的论述以及类似语言可以(但未必)是指同一实施例。此外，本专利技术的所描述的特征、优点和特性可以任何合适方式在一个或多个实施例中组合。相关领域的技术人员将认识到，鉴于本文的描述，本专利技术可在无特定实施例的具体特征或优点中的一个或多个的情况下实践。在其它情况下，可在某些实施例中辨识可能不存在于本专利技术的所有实施例中的另外特征和优点。贯穿本说明书对“一个实施例”、“实施例”或类似语言的引用意指结合所指示的实施例描述的特定特征、结构或特性包含在本专利技术的至少一个实施例中。因此，贯穿本说明书的短语“在一个实施例中”、“在实施例中”和类似语言可以(但未必)全部指的是同一实施例。图1示出了SRAM模块100的配置。SRAM模块包括控制电路102、电荷源104(“预充电/EQ”)、存储器阵列106、行解码器108、列多路复用器110和感测放大器112。当存储器被存取时，控制电路被配置成确定数据是否正在被写入存储器阵列或是否正在从存储器阵列读取数据。在实施例中，存储器阵列是6晶体管SRAM位单元的阵列，但其它配置例如7晶体管阵列或9晶体管阵列同样是适用的。为了从存储器阵列中的位单元读取或写入该存储器阵列中的位单元，电荷源对每个位单元内的一个或多个位线预充电。行解码器用于选择待写入的位单元，并且结合列多路复用器从选择的位单元中读取所存储的数据。不同于DRAM，存储在SRAM模块的每个位单元中的数据可以得到维持而无需定期地刷新这些数据，只要保持足够的电力可用于存储器阵列即可。在实施例中，在SRAM中维持数据的最小充足电力被称作数据保持电压(DRV)。图2描绘了SRAM模块中的位单元200的电路图。在将电荷存储在单元内的操作中，晶体管M1-M6可以是断开的或闭合的。由于由晶体管M1-M4形成的锁存器的稳定性，所以本文档来自技高网...

【技术保护点】
一种集成电路(IC)装置，其特征在于，包括：静态随机存取存储器(SRAM)的位单元的阵列；多级数字化模块，所述多级数字化模块被配置成从所述位单元的阵列中的位单元生成在值范围内的值，所述值范围包括两个以上离散值；输出缓冲器，所述输出缓冲器被配置成存储所述所生成的值；以及错误校正码(ECC)解码器，所述错误校正码(ECC)解码器被配置成基于所述所存储的值输出错误校正值。

【技术特征摘要】
2015.08.06 US 14/820,3961.一种集成电路(IC)装置，其特征在于，包括：静态随机存取存储器(SRAM)的位单元的阵列；多级数字化模块，所述多级数字化模块被配置成从所述位单元的阵列中的位单元生成在值范围内的值，所述值范围包括两个以上离散值；输出缓冲器，所述输出缓冲器被配置成存储所述所生成的值；以及错误校正码(ECC)解码器，所述错误校正码(ECC)解码器被配置成基于所述所存储的值输出错误校正值。2.根据权利要求1所述的IC装置，其特征在于，所述多级数字化模块被配置成基于预定义的阈值从位单元生成值。3.根据权利要求1所述的IC装置，其特征在于，所述输出缓冲器被配置成具有多个寄存器以存储所生成的值。4.根据权利要求1所述的IC装置，其特征在于，所述ECC解码器被另外配置成基于由所述多级数字化模块生成的所述值指示的所述SRAM模块中的位单元已经滑动的概率，输出所述错误校正值。5.根据权利要求1所述的IC装置，其特征在于，所述ECC解码器被另外配置成利用存储在内建自测试中的信息以输出错误校正值。6.根据权利要求1所述的IC装置，其特征在于，所述ECC解码器被另外配置成将关于错误校正过程的信息回写到内建自测试。7.一种用于从IC装置中的SRAM存储器的位单元的阵列中读取数据的方法，其特征在于，所述方法包括：测量所述位单元的阵列中的位单元的特性；从测量结果中生成在值范围内的值，所述值范围包括两个以上离散值；将所述所生成的值存储在输出缓冲器中；对所述所存储的值执行错误校正；以及输出所述校正值。8.根据权利要求7所述的方法，其特征在于，生成值涉及输出与由预定义的电压阈值所确定的位单元的电压相对应的值。9.根据权利要求7所述的方法，其特征在于，存储所述所生成的值涉及将所述所生成的值存储在两个或更多个寄存器中。10.根据权利要求7所述的方法，其特征在于，对所述所存储的值...

【专利技术属性】
技术研发人员：纳赫·恩靳，阿杰伊·卡谱，
申请(专利权)人：恩智浦有限公司，
类型：发明
国别省市：荷兰;NL