具有数字电荷共享组件的数模转换器制造技术

本发明专利技术涉及具有数字电荷共享组件的数模转换器以及方法。该方法和数模转换器(DAC)电路涉及到利用电荷共享操作来形成模拟信号。DAC电路包括具有关联的寄生电容的多个数字组件。数字组件基于数字输入代码而被激活，使得电荷在寄生电容之间共享而形成与数字输入代码成比例的第一模拟信号。还可以基于互补代码来激活数字组件以形成第二模拟信号。第一模拟信号和第二模拟信号能够用于形成与所述数字输入代码成线性比例的模拟信号，作为DAC电路的最终输出。

【技术实现步骤摘要】

技术介绍
数模转换器(DAC)使用模拟组件，诸如电阻器和电容器，来产生对应于数字输入的模拟信号。与数字组件相比，模拟组件消耗更多的功率且物理上较大。随着DAC持续在处理速度和精度方面的改进，将需要更多的组件。因此，DAC设计的可伸缩性将取决于最大化布局效率、最小化总体几何尺寸以及最小化功耗。附图说明图1A示出了根据本专利技术的实施方案的DAC电路的第一构造。图1B示出了图1A的DAC电路的第二构造。图2示出了根据本专利技术的另一实施方案的DAC电路的第一构造。图3示出了在应用补偿代码后图2的电路的简化表示。图4示出了图2的电路的第二构造的简化表示。图5示出了图2的电路的第三构造的简化表示。图6是根据本专利技术的实施方案的电路的积分非线性的模拟图。图7示出了根据本专利技术的另一实施方案的DAC电路。图8是示出根据本专利技术的另一实施方案的电路的积分非线性的模拟图。图9示出了根据本专利技术的另一实施方案的DAC电路。图10示出了根据本专利技术的实施方案的执行模数转换的示范性的方法。具体实施方式本专利技术的实施方案涉及使用数字组件来结合数模转换存储和移动电荷。数字组件提供了相对于模拟组件的多个重要的优点。相比于可比拟的模拟组件，数字组件生产廉价，尺寸小，更快速，并且消耗更少的功率。因此，本专利技术的目的是由数字组件构建DAC，并且因此减少或消除模拟组件的与转换结合的使用。描述了这样的实施例：即，数字组件是单元反相器，例如由与NMOS晶体管连接的PMOS晶体管形成的互补金属氧化物半导体(CMOS)反相器，具有共用的栅极输入和共用的漏极输出。然而，数字组件不限于反相器并且可以涵盖其它能够存储和移动电荷的数字电路元件。图1A示出了根据本专利技术的实施方案的DAC电路100的第一构造。电路100包括开关PHI1，在图1中，该开关闭合以将例如正电源电压VDD的参考电压与多个数字反相器1至N连接。作为VDD的替选，包括负电压的其它参考电压可被使用，取决于期望的输出范围和对象性能考虑，诸如所选的参考电压是否将导致会降低DAC输出品质的过大噪声或其它人为现象。反相器1至N中的每一个均包括寄生电容Cunit，其可对应于形成反相器的MOSFET器件的本征电容(在源极与漏极之间的本征区域中产生的)，加上在本征区域外所产生的任何非本征电容。每个反相器连接在VDD与例如地电压GND的第二参考电压之间。在CMOS反相器中，PMOS晶体管的源极端子将与VDD连接，并且NMOS晶体管的源极端子将与GND连接。每个反相器均可以包括相应的栅极输入信号IN_1至IN_N。如将要说明的，能够以各种方式来控制栅极输入和开关输入从而产生与数字输入代码成比例的模拟信号，这在本文中称为其十进制(非二进制)值“n”，其中n小于或等于满标值“N”。栅极输入以及开关的输入如PHI1可以由硬件和/或软件控制器(未示出)来供给。在图1中，如果输入IN_1至IN_N保持为逻辑电平高(HIGH)，则反相器的输出是逻辑电平低(LOW)，从而Cunit电容器中的每一个上的电荷为零。电路100包括主电容器CS，其可以是显式的物理电容器，即模拟组件。可选地，CS可以是数字组件。例如，CS可以包括反相器或一组连接的反相器，其输入关联到逻辑电平LOW以产生CS作为寄生电容，类似于Cunit寄生电容。通过该方法，根据本专利技术的DAC电路可以完全利用数字组件来实现。如将要说明的，电容CS辅助在电路100中产生电荷和移动电荷。在该作用中，与单个反相器的Cunit电容相比，CS的电容值优选地较大，从而在CS中产生的电荷后来能够分布在多个Cunit电容之间。CS与每个反相器并联地连接在VDD与GND之间。图1B示出了DAC电路100的第二构造，其中开关PHI1断开，使得之前将反相器与VDD连接的节点110不再处于VDD的电压，而是处于某未知电压Vx。另外地，栅极输入IN_1至IN_N的n个数量被脉冲调制为LOW，使得n个对应的反相器各自汲取Cunit*VDD的电荷。该电荷从先前存储在CS中的电荷中汲取，因此在CS与n个反相器之间共享电荷。该电荷共享操作继续的总电荷是n*Cunit*VDD。下面的一组公式图示说明了如何求解Vx：Q(CS)＝CS*VDD(1)Q(CS+n*Cunit)＝Vx(CS+n*Cunit)(2)Q(CS)＝Q(CS+n*Cunit)(3)其中Q(CS)是存储在CS中的电荷，Q(CS+n*Cunit)是存储在CS和n个反相器中的总电荷。等式(3)基于电荷守恒原理，这表明电荷既不能创造，也不会灭失。应用于电路100，这意味着存储在第一构造中的总电荷Q(CS)等于或存储在第二构造中的总电荷Q(CS+n*Cunit)。从等式(4)显然得知，Vx是输入代码n的非线性函数。因此，Vx粗略地与输入代码n成比例。现在将描述实施例，其中各种技术应用以取得与输入代码n成线性比例的模拟输出。线性是期望的，因为其代表了转换精度的改进，因为模拟输出能够更好地密切跟踪数字输入的变化。图2示出了根据本专利技术的实施方案的DAC电路200的第一构造。DAC电路200包括反相器1至N，开关PHI1以及电容器CS。另外地，电路200包括与电容器CS串联的互补电容器CS’，以及构造为将电容器CS的底板与GND连接的开关。在第一构造中，PHI1和PHI2均闭合，并且全部N个反相器的栅极输入经脉冲调制为HIGH。电路200的第一构造运行以通过利用VDD在CS上产生电荷来刷新电路，类似于之前论述的电路100的第一构造。在刷新电路200之后，可以基于数字输入来存储电荷。然而，不同于电路100，基于互补代码(N-n)，即满标代码N减去输入代码n，来控制栅极输入。此外，PHI1和PHI2保持闭合。图3示出了在将互补代码应用于第一构造之后电路200的简化表示。PHI1的闭合将CS上的电荷设定为Cs*VDD。PHI2的闭合将CS’上的电荷设定为零。输入保持为高的n个反相器表示为单个电容器210。输入被脉冲调制为低的N-n反相器由另一电容器220来表示。存储在电容器210中的电荷Q(n)等于零。存储在电容器220中的电荷Q(N-n)等于VDD*(N-n)*Cunit。因此，电路中的总电荷由下式给出：Qtot＝Cs*VDD+(N-n)*Cunit*VDD(5)图4示出了根据本专利技术的实施方案的电路200的第二构造的简化表示。可以在如上文所说明的应用互补代码N-n之后进入第二构造。在第二构造中，PHI1断开，PHI2保持闭合，同时在前一步骤没有应用互补代码的其余n个反相器的栅极输入被脉冲调制为低。如之前关于电路100所提到的，断开PHI1使得对应于Vx的节点(图4中的附图标记210)处于未知电压。断开PHI1结合将n个反相器的输入脉冲调制为低因此得到电路中的总电荷的如下表达：Qtot′＝Vx(CS+(N-n)*Cunit+n*Cunit)(6)根据电荷守恒原理，Qtot′＝Qtot，使得：图5示出了根据本专利技术的实施方案的电路200的第三构造的简化表示。在n个反相器的输入被脉冲调制为低之后，即，在将互补代码N-n和输入代码n应用之后，可以进入第三构造，如上文结合图3和图4所说明的。第三构造可用于通过首先断开PHI2，然后闭合PHI1，同时一直保持反相器的现有状本文档来自技高网...

【技术保护点】
一种数模转换器(DAC)电路，其利用电荷共享操作形成模拟信号，所述DAC电路包括：具有关联的寄生电容的多个数字组件，其中所述数字组件包括位于提供DAC模拟输出信号的电荷重分配节点与第一参考电压节点之间的FET反相器并联布置；以及主电容器，其与所述FET反相器并联地定位在所述电荷重分配节点与所述第一参考电压节点之间，其中在所述数字组件激活之前利用第二参考电压对所述主电容器充电，其中所述激活将所述电荷重分配节点上的电荷从所述主电容器移到与激活的数字组件相关联的寄生电容；其中基于数字输入代码来激活所述数字组件，使得在所述寄生电容之间共享电荷而形成与所述数字输入代码成比例的第一模拟信号。

【技术特征摘要】
2015.08.05 US 14/819,3211.一种数模转换器(DAC)电路，其利用电荷共享操作形成模拟信号，所述DAC电路包括：具有关联的寄生电容的多个数字组件，其中所述数字组件包括位于提供DAC模拟输出信号的电荷重分配节点与第一参考电压节点之间的FET反相器并联布置；以及主电容器，其与所述FET反相器并联地定位在所述电荷重分配节点与所述第一参考电压节点之间，其中在所述数字组件激活之前利用第二参考电压对所述主电容器充电，其中所述激活将所述电荷重分配节点上的电荷从所述主电容器移到与激活的数字组件相关联的寄生电容；其中基于数字输入代码来激活所述数字组件，使得在所述寄生电容之间共享电荷而形成与所述数字输入代码成比例的第一模拟信号。2.如权利要求1所述的DAC电路，其中所述数字组件是互补金属氧化物半导体(CMOS)反相器，并且其中所述控制器利用单独的栅极输入来激活每个反相器中的PMOS晶体管和NMOS晶体管。3.如权利要求1所述的DAC电路，其中所述数字组件是互补金属氧化物半导体(CMOS)反相器，并且其中所述控制器利用共享的栅极输入来激活每个反相器中的PMOS晶体管和NMOS晶体管，并且工作电压在所述PMOS晶体管和NMOS晶体管的激活阈值之和以下。4.如权利要求1所述的DAC电路，其中所述主电容器是利用与至少一个附加数字组件相关联的寄生电容来形成的。5.如权利要求1所述的DAC电路，其中基于与所述数字输入代码互补的第二代码来激活所述数字组件，从而将所述主电容器上的电荷的一部分转移到所述数字组件中的选定的数字组件。6.如权利要求5所述的DAC电路，其中在基于所述第二代码激活之后以及在基于所述数字输入代码激活之前将所述参考电压与所述主电容器断开连接。7.如权利要求1所述的DAC电路，其中：所述控制器基于与所述数字输入代码互补的第二代码来激活所述数字组件，从而形成第二模拟信号；以及所述DAC电路基于所述第一模拟信号和所述第二模拟信号来形成电压差。8.如权利要求7所述的DAC电路，进一步包括：放大所述第一模拟信号的第一放大器；以及放大所述第二模拟信号的第二放大器，其中所述电压差是所述第一放大器的输出与所述第二放大器的输出之差。9.如权利要求7所述的DAC电路，其中所述数字组件如下之一：通过...

【专利技术属性】
技术研发人员：A·古塔，M·C·W·科尔恩，
申请(专利权)人：亚德诺半导体集团，
类型：发明
国别省市：百慕大群岛;BM