穿体过孔衬垫沉积制造技术

公开了用于穿体过孔衬垫结构以及在集成电路中形成这样的衬垫结构的工艺的技术。在实施例中，集成电路包括具有一个或多个穿硅过孔(TSV)的硅半导体衬底，尽管如鉴于本公开内容将意识到的，也可以使用其它穿体过孔。每个TSV延伸穿过衬底的至少一部分，例如，从衬底的一侧(例如，顶部)延伸到衬底的相对侧(例如，底部)，或者从衬底的一个内部层延伸到另一个内部层。衬垫被设置在衬底与每个TSV之间。衬垫由夹在一起的相异绝缘膜(例如，拉伸膜和压缩膜)的多个交替层构成。

【技术实现步骤摘要】
【国外来华专利技术】
本公开内容涉及集成电路，并且更具体而言，涉及用于穿硅过孔或其它穿体过孔结构的衬垫(liner)。
技术介绍
穿硅过孔(TSV)是穿过硅衬底的导电连接件。TSV互连件可以与三维系统级封装(3D-SiP)技术一起使用，该技术允许器件之间的短连接距离和快速度。TSV可以通过沉积导电材料(例如，铜)形成为在衬底中蚀刻的开口。硅与导电材料之间的非导电层(也被称为TSV衬垫)用作绝缘体。TSV开口的纵横比(即，高宽比)常常很高，例如，12:1，这增加了形成衬垫的难度。在化学气相沉积(CVD)平台上的衬垫沉积工艺涉及拉伸的热膜的沉积，在其之后为等离子体辅助的密封压缩氧化物膜的沉积，作为帽状物。附图说明图1A例示了典型的TSV结构的部分横截面。图1B例示了图1A中的TSV结构的一部分的详细视图。图2例示了根据本公开内容的实施例配置的TSV结构的一部分的横截面。图3例示了根据本公开内容的实施例配置的TSV结构的一部分的横截面。图4例示了用于制造根据本公开内容的实施例配置的TSV结构的方法。图5例示了利用根据本公开内容的实施例配置的TSV结构来实现的计算系统。具体实施方式公开了用于穿体过孔衬垫结构和在集成电路中形成这样的衬垫结构的工艺的技术。在实施例中，集成电路包括具有一个或多个穿硅过孔(TSV)的硅半导体衬底，但是如鉴于本公开内容将意识到的，也可以使用其它穿体过孔。每个TSV延伸穿过衬底的至少一部分，例如，从衬底的一侧(例如，顶部)延伸到衬底的相对侧(例如，底部)，或者从衬底的一个内部层延伸到另一个内部层。衬垫被设置在衬底与每个TSV之间。衬垫由夹在一起的相异绝缘膜(例如，拉伸膜和压缩膜)的多个交替层构成。例如，衬垫可以通过以交替连续的方式沉积两个或更多个0.5x厚的热层和两个或更多个0.5x厚的压缩层来形成。如鉴于本公开内容将进一步意识到的，通过使用其中交替沉积拉伸膜和压缩膜的方法，应力可以在衬垫中被减轻，这减少或消除了诸如在过孔的底部角处的裂缝或缝隙之类的缺陷。该技术可以例如在分立的存储器设备(例如，非易失性和易失性存储器芯片)、集成系统设计(例如，特制的硅)、或片上存储器(例如，具有片上非易失性缓存的微处理器)(仅举几例)中具体化。鉴于本公开内容，许多其它实施例、变型、和应用将显而易见。总体概述通常，在具有TSV互连件的集成电路(IC)的制造工艺期间，在过孔已经被蚀刻到硅衬底中之后沉积TSV衬垫，以使得过孔中的导体与硅电绝缘。如上面提及的，在化学气相沉积(CVD)平台上的衬垫沉积工艺可以涉及拉伸的热膜的沉积，在其之后为等离子体辅助的密封压缩氧化物膜的沉积，作为帽状物。这种方法可能由于因衬垫的高沉积速率或高厚度引起的热膜中的应力失配和固有拉伸应力而导致位于TSV与过孔的底部角之间的裂缝或缝隙。裂缝或缝隙可以提供泄漏路径，并在退火工艺期间变得更差，潜在地导致泄漏增大两到三个数量级。更具体而言，图1A示出了IC100的部分横截面，其中，衬底102通过具有拉伸膜层112和压缩膜层114的衬垫110与过孔104绝缘开。图1B是IC100的部分的详细视图，其中，衬垫110着陆在连接盘(landingpad)106上。拉伸膜112在以图1A和图1B中例示的方式被沉积时，可能由于因衬垫的高沉积速率或厚度引起的衬垫110中的固有应力而在衬底102和过孔104的角122处产生裂缝120或缝隙。该裂缝120或缝隙会在过孔104与衬底102之间提供不期望的泄漏路径。因此，并根据本公开内容的实施例，TSV衬垫结构和TSV衬垫沉积工艺可以使用其中交替沉积拉伸膜和压缩膜的夹层方法来减少这种泄漏路径以满足IC的功能规格。通过以交替方式实现TSV衬垫层，尤其在每个层都沉积为薄层的情况下，衬垫中的应力可以被减轻。可以利用具有使用相异结构的交替层的衬垫结构的给定集成电路或其它器件的成像技术(例如，透射电子显微镜或TEM)在横截面上识别所公开的结构和技术的使用，如本公开内容中不同地描述的。例如，使用TEM成像，将在热电介质膜层与等离子体增强的化学气相沉积(PECVD)电介质膜层之间存在密度、折射率、模量/硬度、和介电常数的可观察的差异。可以通过例如取决于衬垫的期望的总厚度而改变层的数量(例如，四层、六层、等等)以便保持个体层足够薄以避免衬垫中的应力引起的裂缝或缝隙，来实现使用具有交替层的TSV衬垫的许多实施例和配置。本文中所描述的结构和技术可以用在许多应用中，例如分立的存储器设备以及微处理器或其它片上应用中。鉴于本公开内容，其它适当的应用将显而易见。还将理解的是，本文中所描述的技术可以针对任何类型的穿体过孔结构而使用，并且不限于硅。示例性结构图2例示了根据本公开内容的实施例配置的集成电路(IC)200的一部分的横截面。IC200包括衬底202和延伸穿过衬底202的TSV204。TSV204可以被填充有导电材料，例如铜。尽管在图2中仅描绘了一个TSV，但是将理解的是，IC200可以被配置为具有多个TSV。在一些实施例中，IC200可以包括连接盘206或被设置在TSV204的一端或两端处的其它表面，这取决于具体应用。一个或多个TSV衬垫210被设置在过孔204与衬底202的侧壁之间。在具有连接盘206的实施例中，TSV衬垫210的一部分邻接连接盘206，如图2中示出的。TSV衬垫210可以由使过孔204中的导电材料与衬底202电绝缘的材料制成。在一些实施例中，TSV衬垫210包括使用不同的沉积材料或方法形成的电介质膜层的交替层。例如，电介质膜层可以使用一种或多种类型的氧化物、氮化物和碳化物膜来形成，例如氧化硅、氮化硅、碳化硅、碳掺杂的氧化物(CDO)、氧化物掺杂的碳化物、氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、和铅钪钽氧化物、或符合大纵横比或其它给定纵横比的电介质膜。在该示例性实施例中，TSV衬垫210包括第一绝缘层212、第二绝缘层214、第三绝缘层216、以及第四绝缘层218。第一绝缘层212和第三绝缘层216是具有固有拉伸应力的氧化物、氮化物或碳化物膜(或其它适当的绝缘体材料)，并且第二绝缘层214和第四绝缘层218是具有固有压缩应力的氧化物、氮化物或碳化物膜(或其它适当的绝缘体材料)。TSV衬垫210可以通过多种沉积技术来形成。在任何层中的膜的应力可以通过沉积期间的工艺参数来进行调制。此外，鉴于本公开内容将理解的是，在一些其它实施例中，第一绝缘层212和第三绝缘层216可以是具有固有压缩应力的膜，并且第二绝缘层214和第四绝缘层218可以是具有固有拉伸应力的膜。在一些实施例中，可以使用热氧化工艺来执行第一绝缘层212和第三绝缘层216的沉积，并且可以使用等离子体增强的化学气相沉积(PECVD)工艺来执行第二绝缘层214和第四绝缘层218的沉积。因此，第一绝缘层212和第三绝缘层216可具有与第二绝缘层214和第四绝缘层218不同的结构性质。例如，在PECVD的情形下，可以通过对来自发生器的高频功率和低频功率进行调制来使每层的应力从压缩改变为拉伸或者从拉伸改变为压缩。在另一个示例中，在PECVD和热膜两者的情形下，可以通过调制绝缘体化合物中本文档来自技高网...

【技术保护点】
一种集成电路，包括：半导体结构；穿体过孔，所述穿体过孔延伸穿过所述半导体结构的至少部分；以及衬垫，所述衬垫被设置在所述半导体结构与所述穿体过孔之间，所述衬垫包括交替的多个第一绝缘层和多个第二绝缘层，所述第二绝缘层与所述第一绝缘层不同。

【技术特征摘要】
【国外来华专利技术】1.一种集成电路，包括：半导体结构；穿体过孔，所述穿体过孔延伸穿过所述半导体结构的至少部分；以及衬垫，所述衬垫被设置在所述半导体结构与所述穿体过孔之间，所述衬垫包括交替的多个第一绝缘层和多个第二绝缘层，所述第二绝缘层与所述第一绝缘层不同。2.根据权利要求1所述的集成电路，其中，所述第一绝缘层中的至少一个绝缘层具有固有拉伸应力，并且所述第二绝缘层中的至少一个绝缘层具有固有压缩应力。3.根据权利要求1所述的集成电路，其中，所述第一绝缘层中的一个绝缘层被设置为邻近所述半导体结构，并且其中，所述第二绝缘层中的一个绝缘层被设置为邻近所述穿体过孔。4.根据权利要求1所述的集成电路，其中，所述第一绝缘层中的每个绝缘层包括热电介质膜。5.根据权利要求1所述的集成电路，其中，所述第一绝缘层或所述第二绝缘层中的每个绝缘层包括热氧化物膜。6.根据权利要求1所述的集成电路，其中，所述第一绝缘层或所述第二绝缘层中的每个绝缘层包括等离子体增强的化学气相沉积(PECVD)电介质膜。7.根据权利要求1-6中任一项所述的集成电路，其中，所述第一绝缘层和/或所述第二绝缘层中的每个绝缘层包括以下材料中的至少一种：氧化硅、氮化硅、碳化硅、碳掺杂的氧化物(CDO)、氧化物掺杂的碳化物、氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、和铅钪钽氧化物。8.根据权利要求1-6中任一项所述的集成电路，其中，所述第一绝缘层中的所有绝缘层和/或所述第二绝缘层中的所有绝缘层具有基本相同的厚度。9.根据权利要求1-6中任一项所述的集成电路，还包括连接盘，所述连接盘被设置为邻近所述穿体过孔的一端，其中，所述衬垫的一部分邻接所述连接盘。10.根据权利要求1-6中任一项所述的集成电路，其中，所述半导体结构包括硅，并且所述穿体过孔是穿硅过孔(TSV)。11.一种包括权利要求1-6中任一项所述的集成电路的三维系统级封装设备。12.一种用于制造集成电路的方法，包括：提供半导体结构；形成穿过所述半导体结构的至少部分的穿体过孔；以及在所述半导体结构与所述穿体过孔之间交替地沉积多个第一绝缘层和多个第二绝缘层中的每个绝缘层，由此来形成衬垫，所述第二绝缘层与所述第一绝缘层不同。13.根据权利要求10所述的方法，其中，所述第一绝缘层中的至少一个绝缘层具有固有拉伸应力，并且所述第二绝缘层中的至少一个绝缘层具有固有压缩应力。14.根据权利要求12-13中任一项所述的...

【专利技术属性】
技术研发人员：P·普里，J·康，J·Y·郑，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US