一种半导体结构以其制作方法技术

本发明专利技术提供了一种半导体结构及其制作方法，半导体结构包括：第一掺杂浓度的P+区、第二掺杂浓度的N+区以及设置在P+区和N+区之间的具有第三掺杂浓度的漂移区；其中，第一掺杂浓度和第二掺杂浓度均高于第三掺杂浓度；所述漂移区包括至少两层高寿命复合层和至少一层低寿命复合层，每层低寿命复合层上下分别紧邻一层高寿命复合层；其中，高寿命复合层中载流子的寿命高于低寿命复合层中载流子的寿命，本发明专利技术提供的半导体结构能够提高反向恢复速度，减小关断损耗。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体涉及一种半导体结构以其制作方法。
技术介绍
PIN二极管的简化结构如图1所示。PIN二极管与普通p-n结二极管不同，PIN二极管在两端的P+与N+之间增加了一个本征层(低掺杂层)，整个结构分三部分，P+区、本征区(i区)和N+区。与p-n结二极管一样，PIN二极管内部电子与空穴均参与输运，属于双极器件。PIN二极管由于存在中间低掺杂i层，可以承受很高的反向击穿电压，i区的厚度与掺杂浓度直接影响了可以支撑的反向电压等级。因为低掺杂的i区的存在，PIN二极管在正向偏置时，两端高掺杂的P+区和N+区会向低掺杂的i区注入的大量的电子和空穴，极大地提高了i区的载流子浓度，形成强电导调制效应，大大降低i区的电阻，从而降低了器件通态压降。但在PIN二极管反向恢复时，从两端注入i区的高浓度自由载流子需要被移除i区，使i区形成能承受高电场的耗尽区。i区高浓度的自由载流子抽取过程中，会形成一个峰值反向电流，形成极高的反向恢复di/dt，造成电路的过压冲击，器件自身关断损耗增加，开关特性与可靠性变差。
技术实现思路
针对现有技术中的缺陷，本专利技术提供了一种半导体结构以其制作方法，本专利技术提供的半导体结构能够提高反向恢复速度，减小关断损耗。第一方面，本专利技术提供了一种半导体结构，包括：第一掺杂浓度的P+区、第二掺杂浓度的N+区以及设置在P+区和N+区之间的具有第三掺杂浓度的漂移区；其中，第一掺杂浓度和第二掺杂浓度均高于第三掺杂浓度；所述漂移区包括至少两层高寿命复合层和至少一层低寿命复合层，每层低寿命复合层上下分别紧邻一层高寿命复合层；其中，高寿命复合层中载流子的寿命高于低寿命复合层中载流子的寿命。优选地，所述低寿命复合层设置在所述漂移区中对半导体反向恢复速度影响最大且对半导体正向导通压降影响最小的预设区域内。优选地，当漂移区包括一层低寿命复合层时，该低寿命复合层距离P+区的距离s1小于该低寿命复合层距离N+区的距离s2；当漂移区包括两层或两层以上的低寿命复合层时，距离P+区最近的一层低寿命复合层与P+区的距离s3小于距离N+区最近的一层低寿命复合层与N+区的距离s4。优选地，所述低寿命复合层的宽度小于所述高寿命复合层的宽度。优选地，所述低寿命复合层的宽度小于1μm。优选地，各个高寿命复合层中载流子的寿命均相同。优选地，从靠近P+区至远离P+区的方向上，各个低寿命复合层中载流子的寿命依次递增。优选地，所述半导体为碳化硅PIN二极管。第二方面，本专利技术还提供了一种半导体结构的制作方法，包括：形成第二掺杂浓度的N+区；在所述N+区上形成第三掺杂浓度的漂移区；在所述漂移区上形成第一掺杂浓度的P+区；其中，第一掺杂浓度和第二掺杂浓度均高于第三掺杂浓度；其中，所述漂移区包括至少两层高寿命复合层和至少一层低寿命复合层，每层低寿命复合层上下分别紧邻一层高寿命复合层；其中，高寿命复合层中载流子的寿命高于低寿命复合层中载流子的寿命。优选地，所述在所述N+区上形成第三掺杂浓度的漂移区，包括：S11、在所述N+区上形成一层高寿命复合层；S12、采用外延生长或键合工艺在形成的高寿命复合层上形成低寿命复合层，或，采用电子辐照与重金属掺杂工艺在形成的高寿命复合层上形成低寿命复合层；S13、在形成的低寿命复合层上形成一层高寿命复合层；S14、根据预先设定的低寿命复合层的层数，重复上述步骤S12-S13若干次，直至完成漂移区的形成过程。由上述技术方案可知，本专利技术提供的半导体结构，在漂移区内设置低寿命复合层，可以使得半导体(如PIN二极管)在由正向导通转为反向恢复过程中，能够快速复合漂移区内大量过剩载流子，提高复合电流，降低关断拖尾时间，达到降低开关时间、开关损耗的目的。同时，由于低寿命复合层上下紧邻设置的高寿命复合层的存在，使得低寿命复合层对大注入条件下的电导调制效应影响有限，不会明显改变漂移区载流子浓度分布，从而不会过多的增加器件的导通压降。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是PIN二极管的简化结构示意图；图2是本专利技术实施例一提供的半导体结构的一种结构示意图；图3是本专利技术实施例一提供的半导体结构的另一种结构示意图；图4是本专利技术实施例一提供的半导体结构的漂流区各层的载流子寿命分布示意图；图5是本专利技术实施例二提供的半导体结构的制作方法的流程图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。由于PIN二极管的伏安特性与反向恢复特性对漂移区载流子寿命很敏感，因为少数载流子的寿命影响着电导调制的效果，从而影响PIN二极管的正向导通压降与反向恢复速度与关断损耗。为了降低正向导通压降，漂移区中载流子需要较高的大注入寿命，以增强电导调制效应，但为了加快PIN二极管的开关速度与关断损耗，却需要较低的载流子寿命。为此，本专利技术提供了一种半导体结构，该半导体结构的漂移区包括至少两层高寿命复合层和至少一层低寿命复合层，每层低寿命复合层上下分别紧邻一层高寿命复合层，这样漂移区的设计可以优化PIN二极管的导通压降与反向恢复性能，具体分析过程可参见下述各实施例。图2和图3示出了本专利技术实施例一提供的半导体结构的两种结构示意。本专利技术提供的该半导体结构包括：第一掺杂浓度的P+区、第二掺杂浓度的N+区以及设置在P+区和N+区之间的具有第三掺杂浓度的漂移区；其中，第一掺杂浓度和第二掺杂浓度均高于第三掺杂浓度；所述漂移区包括至少两层高寿命复合层和至少一层低寿命复合层，每层低寿命复合层上下分别紧邻一层高寿命复合层；其中，高寿命复合层中载流子的寿命高于低寿命复合层中载流子的寿命。参见图2，图2中漂移区包括两层高寿命复合层102和104和一层低寿命复合层103，其中，低寿命复合层103位于高寿命复合层102和104之间。图2中，101P+区为阳极，105N+区为阴极，102，103，104层为漂移区，102，103，104层的掺杂浓度相同，其中102，104层载流子寿命相同，103载流子寿命低于102和104层。参见图3，图3中漂移区包括n(n≥2)层低寿命复合层103_1、103_2、103_3，……，103_n，以及n+1层高寿命复合层102、102_1、102_2，……，102_(n-1)和104，其中，每层低寿命复合层上下分别紧邻一层高寿命复合层。图3中，101P+区为阳极，105N+区为阴极，102，103_1到103_n，102_1到102_(n-1)，104层为漂移区，区域102，103_1到103_n，101_1到102_(n-1)，104掺杂浓度相同，其中102，102_1到102_(n-1)，104层载流子寿命相同，103_1层到103_n层载流子的寿命低于1本文档来自技高网...

【技术保护点】
一种半导体结构，其特征在于，包括：第一掺杂浓度的P+区、第二掺杂浓度的N+区以及设置在P+区和N+区之间的具有第三掺杂浓度的漂移区；其中，第一掺杂浓度和第二掺杂浓度均高于第三掺杂浓度；所述漂移区包括至少两层高寿命复合层和至少一层低寿命复合层，每层低寿命复合层上下分别紧邻一层高寿命复合层；其中，高寿命复合层中载流子的寿命高于低寿命复合层中载流子的寿命。

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：第一掺杂浓度的P+区、第二掺杂浓度的N+区以及设置在P+区和N+区之间的具有第三掺杂浓度的漂移区；其中，第一掺杂浓度和第二掺杂浓度均高于第三掺杂浓度；所述漂移区包括至少两层高寿命复合层和至少一层低寿命复合层，每层低寿命复合层上下分别紧邻一层高寿命复合层；其中，高寿命复合层中载流子的寿命高于低寿命复合层中载流子的寿命。2.根据权利要求1所述的半导体结构，其特征在于，所述低寿命复合层设置在所述漂移区中对半导体反向恢复速度影响最大且对半导体正向导通压降影响最小的预设区域内。3.根据权利要求2所述的半导体结构，其特征在于，当漂移区包括一层低寿命复合层时，该低寿命复合层距离P+区的距离s1小于该低寿命复合层距离N+区的距离s2；当漂移区包括两层或两层以上的低寿命复合层时，距离P+区最近的一层低寿命复合层与P+区的距离s3小于距离N+区最近的一层低寿命复合层与N+区的距离s4。4.根据权利要求1所述的半导体结构，其特征在于，所述低寿命复合层的宽度小于所述高寿命复合层的宽度。5.根据权利要求1～4中任一项所述的半导体结构，其特征在于，所述低寿命复合层的宽度小于1μm。6.根据权利要求1所述的半导体结构，其特征在于，...

【专利技术属性】
技术研发人员：王俊，李宗鉴，江希，
申请(专利权)人：湖南大学，
类型：发明
国别省市：湖南;43