宽带占空比校正电路制造技术

占空比校正电路(100)包括上升沿可变延迟电路(150)和下降沿可变延迟电路(105)。每个延迟电路的可变延迟取决于(150、105的共用输入处的)未校正时钟信号的未校正占空比被占空比校正电路(100)校正为具有期望占空比的经校正时钟信号(145输出)。

【技术实现步骤摘要】
【国外来华专利技术】相关申请本申请要求于2014年6月9日提交的美国专利申请序列号14/299,779的权益，其通过引用整体纳入于此。
本申请涉及占空比校正，尤其涉及配置成独立地延迟未校正时钟信号的上升沿和下降沿的占空比校正电路。背景双数据速率(DDR)传输将数据时钟的下降沿和上升沿两者用于数据传送和接收。DDR源在每个时钟边沿处传送数据位或字。类似地，DDR接收机在每个时钟边沿处接收数据位或字。相反，以相同时钟速率进行单数据速率传输将慢一倍，因为将仅使用时钟边沿中的一个。尽管DDR的使用由此是相当流行的，但是由于与单边沿数据传输相比它的定时要求更严格，它面临数种挑战。例如，DDR时钟应当具有50％的占空比。可容易地领会到为何针对时钟的上升/下降沿的50-50的占空比划分允许接收机和发射机在每个时钟边沿下有可能具有的时间最多。因为占空比偏离该理想的50-50划分，所以时钟状态中的一种在每个时钟循环中具有比剩余状态更少的时间。接收机的数据眼随后开始针对缩短的时钟状态折叠，这导致不期望的数据传输错误。给定争取50％占空比的重要性，已经实现了各种占空比校正电路。就此而言，DDR源将时钟和相应的数据两者传送给DDR接收机。因此数据路径和时钟路径应当具有平衡的延迟。因为占空比校正电路被插入到时钟路径中，所以该占空比校正电路应当具有尽可能小的插入延迟以使得不增加抖动。但是常规的占空比校正电路通常具有不期望的插入延迟电平。例如，一种占空比校正技术涉及选择性地针对上升和下降时钟边沿增大PMOS和NMOS器件中的切换电流。这种技术具有有限的校正范围，因此为了实现较宽的校正范围需要若干级级联到一起，这导致大的插入延迟并且还要求更多的功率。替换的常规占空比校正电路涉及使用当前时钟边沿中的一个(或上升或下降)来生成半循环时钟脉冲。为了产生剩余的补充时钟边沿以完成时钟循环，占空比校正电路将当前时钟边沿延迟半个时钟循环并将其反相以创建补充边沿。尽管这种技术与改变切换电流相比提供了更大的校正范围，但是注意到DDR系统的时钟频率的范围可从相对较低的频率(诸如几百MHz)到若干GHz。在较低的频率处，生成补充时钟边沿所需的半时钟循环延迟变得可观。实现此类冗长的延迟要求相当大量的功率。相应地，在本领域中需要具有最小抖动和失真的功率高效的改进占空比校正电路。概述提供了具有用于独立地延迟未校正时钟信号的上升沿或下降沿的上升沿可变延迟电路以及下降沿可变延迟电路的占空比校正电路。哪个可变延迟电路是活跃的取决于未校正时钟信号的未校正占空比与经校正时钟信号的期望占空比的比较以及经校正时钟信号相对于未校正时钟信号是否被反相。在其中经校正时钟信号相对于未校正时钟信号被反相并且其中未校正占空比大于期望占空比的实施例中，下降沿可变延迟电路延迟未校正时钟以产生第一经延迟信号。在此类实施例中，在未校正占空比超过期望占空比时，上升沿可变延迟电路将不对未校正时钟信号施加延迟来产生第二经延迟信号。相反，如果在此类实施例中的经反相的经校正时钟信号的未校正占空比小于期望占空比，则上升沿可变延迟电路延迟第二经延迟信号以使得经校正时钟信号具有期望占空比。在未校正占空比超过期望占空比时，下降沿可变延迟电路不对第一经延迟信号施加延迟。在其中经校正时钟信号相对于未校正时钟信号不被反相的替换实施例中，上升沿和下降沿可变延迟电路在经校正和未校正时钟信号两者中延迟它们相应的时钟边沿。附图简述图1A是根据本公开的第一实施例的占空比校正电路的电路图。图1B是根据本公开的第二实施例的占空比校正电路的电路图。图2是根据本公开的第三实施例的占空比校正电路的电路图。图3A是根据本公开的第四实施例的脉冲发生器的电路图。图3B是根据本公开的第五实施例的脉冲发生器的电路图。图4是用于本文所公开的各种占空比校正电路的操作方法的流程图。所公开的输入接收机的各实施例及其优势通过参考以下详细描述来被最好地理解。应当领会，在一个或多个附图中所解说的相同的参考标记被用来标识相同的元件。详细描述为了在较宽的时钟频率范围上提供具有减小的抖动和失真的低功率占空比校正，提供了一种包括上升沿可变延迟电路和下降沿可变延迟电路的占空比校正电路。在占空比校正电路中哪个可变延迟电路将是活跃的取决于未校正时钟信号的未校正占空比与经校正时钟信号的期望占空比的比较。就此而言，因为占空比校正电路包括上升沿和下降沿可变延迟电路两者，所以经校正占空比可等于任何期望值–换言之，经校正占空比无需等于50％但可以小于或大于此量。以下讨论将针对其中经校正占空比为50％的实施例，但是将理解50％仅是可通过所公开的占空比校正电路实现的较宽的经校正占空比范围的示例。未校正占空比与经校正占空比之间的差异决定哪个可变延迟电路(上升沿或下降沿)将是活跃的。例如，如果未校正时钟占空比大于期望占空比，则上升沿可变延迟电路将未校正时钟信号的上升沿延迟一必需量以迫使经校正时钟信号的占空比等于期望占空比值。在此类情形中，下降沿可变延迟电路将不会引入延迟。相反，如果未校正占空比小于期望占空比，则下降沿可变延迟电路将未校正时钟信号的下降沿延迟一必需量以迫使经校正时钟信号的占空比等于期望占空比值。在未校正占空比小于期望占空比时，上升沿可变延迟电路将不引入延迟。为了生成具有期望占空比的经校正时钟信号，上升沿可变延迟电路和下降沿可变延迟电路可各自驱动脉冲发生器中的相应的一对开关。例如，脉冲发生器的第一对开关可串联在提供电源电压VDD的电源节点与输出节点之间。类似地，脉冲发生器的第二对开关可串联在输出节点与接地之间。诸如使用一对交叉耦合的反相器形成的锁存器锁存输出节点的二进制电压状态。另一反相器可响应于将输出节点的二进制电压状态反相而驱动经校正时钟信号。将领会，输出节点电压的此类反关于缓冲和输出驱动强度是有用的，但在替换实施例中可被省略。在给定输出节点电压的该反相的情况下，经校正时钟信号可以与未校正时钟信号异相180度。在此类情形中，延迟未校正时钟信号的上升沿的上升沿可变延迟电路则是在调整经校正时钟信号的下降沿。类似地，延迟未校正时钟信号的下降沿的下降沿可变延迟电路则是在调整经校正时钟信号的上升沿。在其中输出节点电压相对于驱动经校正时钟信号不被反相的替换实施例中，上升沿和下降沿可变延迟电路在经校正和未校正时钟信号两者中延迟它们相应的时钟边沿。图1A中示出了示例延迟电路100。下降沿可变延迟电路105将未校正时钟信号延迟(若必要)为第一经延迟信号(其在本文中也被指定为信号b)。类似地，上升沿可变延迟电路150将未校正时钟信号延迟(若必要)为第二经延迟信号(其在本文中也被指定为信号b')。这些可变延迟电路中的每一个响应于控制独立的所施加延迟量的相应的控制信号(未解说)。就此而言，可变延迟电路(诸如延迟电路105和150)的构造在延迟电路领域中是众所周知的并且由此在本文中不作进一步讨论。用于每个延迟电路105和150的控制信号可以是模拟或数字的。为了生成控制信号，占空比分析器(未解说)分析由占空比校正电路100产生的经校正时钟信号中的经校正占空比。此类占空比分析器是任何占空比校正电路的典型部分并且由此在本文中将不作进一步讨论。但是不是常规占空比校正电路的事项是如下的独立地延迟上升沿和下本文档来自技高网...

【技术保护点】
一种占空比校正电路，包括：用于将未校正时钟信号延迟为第一经延迟信号的上升沿可变延迟电路；用于将所述第一经延迟信号反相为经反相的第一经延迟信号的第一反相器；用于将所述未校正时钟信号延迟为第二经延迟信号的下降沿可变延迟电路；用于将所述第二经延迟信号反相为经反相的第二经延迟信号的第二反相器；以及脉冲发生器，其被配置成响应于所述第一经延迟信号和所述第一经反相的经延迟信号而将输出节点电压脉冲调节至电源电压，所述脉冲发生器被进一步配置成响应于所述第二经延迟信号和所述第二经反相的经延迟信号而将所述输出节点电压脉冲调节至接地。

【技术特征摘要】
【国外来华专利技术】2014.06.09 US 14/299,7791.一种占空比校正电路，包括：用于将未校正时钟信号延迟为第一经延迟信号的上升沿可变延迟电路；用于将所述第一经延迟信号反相为经反相的第一经延迟信号的第一反相器；用于将所述未校正时钟信号延迟为第二经延迟信号的下降沿可变延迟电路；用于将所述第二经延迟信号反相为经反相的第二经延迟信号的第二反相器；以及脉冲发生器，其被配置成响应于所述第一经延迟信号和所述第一经反相的经延迟信号而将输出节点电压脉冲调节至电源电压，所述脉冲发生器被进一步配置成响应于所述第二经延迟信号和所述第二经反相的经延迟信号而将所述输出节点电压脉冲调节至接地。2.如权利要求1所述的占空比校正电路，其特征在于，进一步包括被配置成锁存经脉冲调节的输出节点电压的锁存器。3.如权利要求2所述的占空比校正电路，其特征在于，进一步包括用于将经锁存的经脉冲调节的输出节点电压反相以形成经校正时钟信号的第三反相器。4.如权利要求1所述的占空比校正电路，其特征在于，所述脉冲发生器包括第一对开关和第二对开关。5.如权利要求4所述的占空比校正电路，其特征在于，所述第一对开关被串联连接在承载所述输出节点电压的输出节点与电源节点之间，并且其中所述第二对开关被串联连接在所述输出节点与地之间。6.如权利要求5所述的占空比校正电路，其特征在于，所述第一对开关包括第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管具有耦合到承载所述第一经延迟信号的节点的栅极，所述第二PMOS晶体管具有耦合到承载所述经反相的第一经延迟信号的节点的栅极。7.如权利要求5所述的占空比校正电路，其特征在于，所述第二对开关包括第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管具有耦合到承载所述第二经延迟信号的节点的栅极，所述第二NMOS晶体管具有耦合到承载所述经反相的第二经延迟信号的节点的栅极。8.如权利要求5所述的占空比校正电路，其特征在于，所述脉冲发生器进一步包括耦合在所述输出节点与所述电源之间的第三对开关以及耦合在所述输出节点与接地之间的第四对开关。9.如权利要求8所述的占空比校正电路，其特征在于，进一步包括一对交叉耦合的反相器，其中所述交叉耦合的反相器通过所述第一对开关、所述第二对开关、所述第三对开关和所述第四对开关中的开关交叉耦合。10.如权利要求5所述的占空比校正电路，其特征在于，进一步包括一对交叉耦合的反相器，其中所述交叉耦合的反相器中的一个反相器被配置成将所述输出节点电压反相。11.如权利要求10所述的占空比校正电路，其特征在于，进一步包括耦合在所述电源节点与PMOS晶体管之间的用于所述交叉耦合的反相器中的剩余一个反相器的第三组开关。12.如权利要求10所述的占空比校正电路，其特征在于，进一步包括耦合在地与NMOS晶体管之间的用于所述交叉耦合的反相器中的剩余一个反相器的第三组开关。13.如权利要求1所述的占空比校正电路，其特征在于，进一步包括配置成将控制信号反相为经反相的控制信号的第三反相器，并且其中所述第一反相器包括配置成处理所述第一经延迟信号和所述经反相的控制信号以形成所述经反相的第一经延迟信号的第一逻辑门，并且其中所述第二反相器包括配置成处理所述第二经延迟信号和所述控制信号以形成所述经反相的第二经延迟信号的第二逻辑门。14.如权利要求13所述的占空比校正电路，其特征在于，所述第一逻辑门包括NOR门，并且所述第二逻辑门包括NAND门。15.一种方法，包括：响应于确定未校正时钟信号的占空比大于期望占空比，通过下降沿可变延迟电路延迟所述未校正时钟信号以产生第一经延迟信号同时使所述未校正时钟信号没有延迟地通过上升沿可变延迟电路以产生第二经延迟信号；响应于确定所述未校正时钟信号的所述占空比小于所述期望占空比，通过所述上升沿可变延迟电路延迟所述未校正时钟信号以产生所述第二经延迟信号同时使所述未校正时钟信号没有延迟地通过所述下降沿可变延迟电路以产生所述第一经延迟信号；响应于所述第一经延迟信号而将输出节点电压脉冲调节至电源电压，以及响应于所述第二...

【专利技术属性】
技术研发人员：S·斯里达尔，V·斯里尼瓦桑，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US