一种雷达信号处理器高速数模混合电路的验证方法技术

技术编号:14650573 阅读:108 留言:0更新日期:2017-02-16 10:36
本发明专利技术涉及一种雷达信号处理器高速数模混合电路的验证方法,该方法在FPGA中增加ROM数字源、逻辑选通开关和二选一开关,ROM数字源存储一组雷达数字回波信号的数字源,逻辑选通开关和二选一开关根据不同工作模式指令,通过上位机控制进行相应逻辑选择,实现数模混合电路数据通路之间的切换,能在不改变当前FPGA程序的状态下,对高速数模混合电路进行定量分析验证,便于在雷达信号处理器系统联试过程中快速对数模混合电路数据链路的正确性进行验证。该方法实现简单,资源消耗少,测试方便快捷,便于问题的定位和解决,提高高速数模混合电路的验证效率,适用于雷达信号处理器高速数模混合电路数据链路正确性的验证。

【技术实现步骤摘要】

本专利技术涉及雷达信号处理领域,特别涉及一种雷达信号处理器高速数模混合电路的验证方法
技术介绍
随着雷达技术的发展,雷达信号处理器的电路规模和复杂度不断提升,本专利技术中涉及的雷达信号处理器系统包含DDR、FPGA、并串转换芯片数字电路和ADC模拟电路。数模混合电路数据链路正确性的快速验证成了一项亟待解决的难题。传统的高速数模混合电路的验证方法大多为模拟电路和数字电路各模块独立验证,其主要问题在于:一旦数模混合电路数据链路出现问题,将无法在当前FPGA程序状态下,快速定位是模拟电路还是数字电路引入的问题,也无法对数字电路数据处理的正确性进行定量分析。传统的方法往往需要更改FPGA程序对模拟电路和数字电路进行独立分析验证,而这将引起FPGA资源利用率及布局布线等条件状态的变化,有可能导致问题无法复现,加大解决问题的难度。
技术实现思路
本专利技术解决的技术问题是:克服现有技术的不足,提出了一种在FPGA中增加ROM数字源、逻辑选通开关和二选一开关的方法,ROM数字源存储一组雷达数字回波信号的数字源,逻辑选通开关和二选一开关根据不同工作模式指令,通过上位机控制进行相应逻辑选择,实现数模混合电路数据通路之间的切换,能在不改变当前FGPA程序的状态下,对高速数模混合电路进行定量分析验证,便于在系统联试过程中快速对数模混合电路数据链路的正确性进行验证。该方法实现简单,资源消耗少,测试方便快捷,适用于雷达信号处理器高速数模混合电路数据链路正确性的验证。本专利技术的技术解决方案为:一种雷达信号处理器高速数模混合电路的验证方法,包括步骤如下:(1)在FPGA中增加ROM数字源、逻辑选通开关和二选一开关;将ROM数字源、逻辑选通开关、二选一开关设置在ADC芯片和DDR缓存模块之间;(2)验证ADC芯片、逻辑选通开关、ROM数字源、并串转换芯片、固态存储器组成的ADC模拟链路是否正常工作时,ADC芯片接收雷达模拟回波信号,进行模数转换得到雷达数字回波信号,将ADC芯片输出的雷达数字回波信号送至逻辑选通开关,ROM数字源存储一组雷达数字回波信号的数字源,将该数字源数据送至逻辑选通开关,上位机接收到ADC模拟链路验证工作指令后,控制逻辑选通开关选通ADC芯片输出的雷达数字回波信号送至并串转换芯片进行并串变换,将变换后的高速串行数据送至固态存储器存储;(3)将固态存储器存储的数据进行数模转换(或用仿真系统如MATLAB将固态存储器存储的数据制成模拟信号波形),得到模拟信号,将该模拟信号与ADC芯片接收的雷达模拟回波信号对比,若相同则判定ADC模拟链路正常工作,若不相同则判定ADC模拟链路工作不正常;(4)验证由逻辑选通开关、ROM数字源、二选一开关、DDR缓存模块、数据压缩模块、并串转换芯片、固态存储器组成的硬件数字链路是否正常工作时,ADC芯片接收雷达模拟回波信号,进行模数转换得到雷达数字回波信号,将ADC芯片输出的雷达数字回波信号送至逻辑选通开关,ROM数字源存储一组雷达数字回波信号的数字源,将该数字源数据送至逻辑选通开关,上位机接收到数字链路验证工作指令后,控制逻辑选通开关选通数字源数据送至二选一开关,并控制二选一开关将数字源数据送至DDR缓存模块存储;(5)数据压缩模块读取DDR缓存中存储的数字源数据,并对读取的数字数据进行压缩后形成并行压缩码流数据送至并串转换芯片,并串转换芯片对并行压缩码流数据进行并串变换,将变换后的高速串行数据送至固态存储器存储并输出;(6)在仿真系统中建立数字链路的仿真模型,将仿真得到的固态存储器存储并输出的仿真结果与硬件数字链路中固态存储器存储并输出的结果进行比对,若相同则判定硬件数字链路正常工作,若不相同则判定硬件数字链路工作不正常;(7)验证由ADC芯片、逻辑选通开关、二选一开关、DDR缓存模块、数据压缩模块、并串转换芯片和固态存储器组成的硬件正常数模混合链路是否正常工作时,ADC芯片接收雷达模拟回波信号,进行模数转换得到雷达数字回波信号,将ADC芯片输出的雷达数字回波信号送至逻辑选通开关,ROM数字源存储一组雷达数字回波信号的数字源,将该数字源数据送至逻辑选通开关,上位机接收到正常数模混合链路验证工作指令后,控制逻辑选通开关选通ADC芯片输出的雷达数字回波信号送至二选一开关,并控制二选一开关将雷达数字回波信号送至DDR缓存模块存储;(8)数据压缩模块读取DDR缓存中存储的雷达数字回波信号,并对读取的数字数据进行压缩后形成并行压缩码流数据送至并串转换芯片,并串转换芯片对并行压缩码流数据进行并串变换,将变换后的高速串行数据送至固态存储器存储并输出;(9)在仿真系统中建立正常数模混合链路的仿真模型,将硬件正常数模混合链路中固态存储器储并输出的结果进行解压缩,与ADC芯片接收的雷达模拟回波信号进行对比,若相同则判定硬件正常数模混合链路正常工作,若不相同则判定硬件正常数模混合链路工作不正常。所述的ROM数字源是使用FPGA中的BlockMemoryGeneratorIP核实现。所述ROM数字源存储的数字回波信号为线性调频信号。所述的ROM数字源包括ROM,ROM的位宽为64bit。所述的逻辑选通开关和二选一开关可以通过上位机控制实现数模混合电路数据通路之间的切换。本专利技术与现有技术相比的优点在于:(1)本专利技术方法与现有技术相比,通过在FPGA中增加ROM数字源的方法,能够实现对高速数模混合电路进行定量分析验证;(2)本专利技术方法与现有技术相比,通过上位机控制逻辑选通开关和二选一开关,实现数模混合电路数据通路之间的快速切换验证;(3)本专利技术方法与现有技术相比,能在不改变当前FPGA程序的状态下,快速对高速数模混合电路数据链路中存在的问题进行定位和分析,避免FPGA重新布局布线可能引入的新问题,加大问题排查的难度;(4)本专利技术方法实现简单,资源消耗少,测试方便快捷,提高了雷达信号处理器高速数模混合电路验证的效率;附图说明图1是本专利技术雷达信号处理器数据流框图。图2是本专利技术增加数字源和逻辑选通开关及二选一开关后数据流框图具体实施方式本专利技术的基本思路为:提出一种雷达信号处理器高速数模混合电路的验证方法,该方法在FPGA中增加ROM数字源、逻辑选通开关和二选一开关,ROM数字源存储一组雷达数字回波信号的数字源,逻辑选通开关和二选一开关根据不同工作模式指令,通过上位机控制进行相应逻辑选择,实现数模混合电路数据通路之间的切换,能在不改变当前FPGA程序的状态下,对高速数模混合电路进行定量分析验证,便于在雷达信号处理器系统联试过程中快速对数模混合电路数据链路的正确性进行验证。该方法实现简单,资源消耗少,测试方便快捷,便于问题的定位和解决,提高高速数模混合电路的验证效率,适用于雷达信号处理器高速数模混合电路数据链路正确性的验证。下面结合附图对本专利技术作进一步详细的描述。本专利技术是针对一种雷达信号处理器高速数模混合电路进行验证,如图1所示,该电路包括:ADC芯片、DDR缓存模块、数据压缩模块、并串转换芯片、固态存储器;DDR缓存模块、数据压缩模块在FPGA中;ADC芯片接收雷达模拟回波信号,并将该雷达模拟回波信号进行模数转换为雷达数字回波信号送至DDR缓存模块,优选方案为:雷达模拟回波信号为基带信号,最大带宽为400MHz,根据本文档来自技高网...
一种雷达信号处理器高速数模混合电路的验证方法

【技术保护点】
一种雷达信号处理器高速数模混合电路的验证方法,其特征在于包括步骤如下:(1)在FPGA中增加ROM数字源、逻辑选通开关和二选一开关;将ROM数字源、逻辑选通开关、二选一开关设置在ADC芯片和DDR缓存模块之间;(2)验证ADC芯片、逻辑选通开关、ROM数字源、并串转换芯片、固态存储器组成的ADC模拟链路是否正常工作时,ADC芯片接收雷达模拟回波信号,进行模数转换得到雷达数字回波信号,将ADC芯片输出的雷达数字回波信号送至逻辑选通开关,ROM数字源存储一组雷达数字回波信号的数字源,将该数字源数据送至逻辑选通开关,上位机接收到ADC模拟链路验证工作指令后,控制逻辑选通开关选通ADC芯片输出的雷达数字回波信号送至并串转换芯片进行并串变换,将变换后的高速串行数据送至固态存储器存储;(3)将固态存储器存储的数据进行数模转换,得到模拟信号,将该模拟信号与ADC芯片接收的雷达模拟回波信号对比,若相同则判定ADC模拟链路正常工作,若不相同则判定ADC模拟链路工作不正常;(4)验证由逻辑选通开关、ROM数字源、二选一开关、DDR缓存模块、数据压缩模块、并串转换芯片、固态存储器组成的硬件数字链路是否正常工作时,ADC芯片接收雷达模拟回波信号,进行模数转换得到雷达数字回波信号,将ADC芯片输出的雷达数字回波信号送至逻辑选通开关,ROM数字源存储一组雷达数字回波信号的数字源,将该数字源数据送至逻辑选通开关,上位机接收到数字链路验证工作指令后,控制逻辑选通开关选通数字源数据送至二选一开关,并控制二选一开关将数字源数据送至DDR缓存模块存储;(5)数据压缩模块读取DDR缓存中存储的数字源数据,并对读取的数字数据进行压缩后形成并行压缩码流数据送至并串转换芯片,并串转换芯片对并行压缩码流数据进行并串变换,将变换后的高速串行数据送至固态存储器存储并输出;(6)在仿真系统中建立数字链路的仿真模型,将仿真得到的固态存储器存储并输出的仿真结果与硬件数字链路中固态存储器存储并输出的结果进行比对,若相同则判定硬件数字链路正常工作,若不相同则判定硬件数字链路工作不正常;(7)验证由ADC芯片、逻辑选通开关、二选一开关、DDR缓存模块、数据压缩模块、并串转换芯片和固态存储器组成的硬件正常数模混合链路是否正常工作时,ADC芯片接收雷达模拟回波信号,进行模数转换得到雷达数字回波信号,将ADC芯片输出的雷达数字回波信号送至逻辑选通开关,ROM数字源存储一组雷达数字回波信号的数字源,将该数字源数据送至逻辑选通开关,上位机接收到正常数模混合链路验证工作指令后,控制逻辑选通开关选通ADC芯片输出的雷达数字回波信号送至二选一开关,并控制二选一开关将雷达数字回波信号送至DDR缓存模块存储;(8)数据压缩模块读取DDR缓存中存储的雷达数字回波信号,并对读取的数字数据进行压缩后形成并行压缩码流数据送至并串转换芯片,并串转换芯片对并行压缩码流数据进行并串变换,将变换后的高速串行数据送至固态存储器存储并输出;(9)在仿真系统中建立正常数模混合链路的仿真模型,将硬件正常数模混合链路中固态存储器储并输出的结果进行解压缩,与ADC芯片接收的雷达模拟回波信号进行对比,若相同则判定硬件正常数模混合链路正常工作,若不相同则判定硬件正常数模混合链路工作不正常。...

【技术特征摘要】
1.一种雷达信号处理器高速数模混合电路的验证方法,其特征在于包括步骤如下:(1)在FPGA中增加ROM数字源、逻辑选通开关和二选一开关;将ROM数字源、逻辑选通开关、二选一开关设置在ADC芯片和DDR缓存模块之间;(2)验证ADC芯片、逻辑选通开关、ROM数字源、并串转换芯片、固态存储器组成的ADC模拟链路是否正常工作时,ADC芯片接收雷达模拟回波信号,进行模数转换得到雷达数字回波信号,将ADC芯片输出的雷达数字回波信号送至逻辑选通开关,ROM数字源存储一组雷达数字回波信号的数字源,将该数字源数据送至逻辑选通开关,上位机接收到ADC模拟链路验证工作指令后,控制逻辑选通开关选通ADC芯片输出的雷达数字回波信号送至并串转换芯片进行并串变换,将变换后的高速串行数据送至固态存储器存储;(3)将固态存储器存储的数据进行数模转换,得到模拟信号,将该模拟信号与ADC芯片接收的雷达模拟回波信号对比,若相同则判定ADC模拟链路正常工作,若不相同则判定ADC模拟链路工作不正常;(4)验证由逻辑选通开关、ROM数字源、二选一开关、DDR缓存模块、数据压缩模块、并串转换芯片、固态存储器组成的硬件数字链路是否正常工作时,ADC芯片接收雷达模拟回波信号,进行模数转换得到雷达数字回波信号,将ADC芯片输出的雷达数字回波信号送至逻辑选通开关,ROM数字源存储一组雷达数字回波信号的数字源,将该数字源数据送至逻辑选通开关,上位机接收到数字链路验证工作指令后,控制逻辑选通开关选通数字源数据送至二选一开关,并控制二选一开关将数字源数据送至DDR缓存模块存储;(5)数据压缩模块读取DDR缓存中存储的数字源数据,并对读取的数字数据进行压缩后形成并行压缩码流数据送至并串转换芯片,并串转换芯片对并行压缩码流数据进行并串变换,将变换后的高速串行数据送至固态存储器存储并输出;(6)在仿真系统中建立数字链路的仿真模型,将仿真得到的固态存储器存储并输出的仿真结果与硬件数字链路中固态存储器存储并输出...

【专利技术属性】
技术研发人员:孙星薛时雨孙宝华李彬郭语
申请(专利权)人:西安空间无线电技术研究所
类型:发明
国别省市:陕西;61

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