电子装置制造方法及图纸

技术编号:14650436 阅读:233 留言:0更新日期:2017-02-16 10:26
减少了包括在电子装置中的半导体装置所包括的端子的数量。电子装置包括:第一半导体装置,该第一半导体装置具有第一输入端子和第二输入端子;第二半导体装置,该第二半导体装置具有第一输出端子和驱动第一输出端子的第一驱动器电路;以及布线衬底,第一半导体装置和第二半导体装置安装在该布线衬底上。第一输入端子和第二输入端子通过形成在布线衬底上的第一线共同地耦合到第一输出端子。分别耦合到第一输入端子和第二输入端子的第一终端电阻器和第二终端电阻器的复合电阻等效于第一驱动器电路的驱动阻抗。

【技术实现步骤摘要】
相关申请的交叉引用包括说明书、附图和摘要的、于2015年6月28日提交的日本专利申请No.2015-148308的全部公开内容以参见的方式引入本文。
技术介绍
本专利技术涉及一种电子装置,例如配置有两者都包括在SiP(系统级封装)中的LPDDR4(低功耗双倍数据速率4)SDRAM(同步DRAM)及其控制器的电子装置。在PCT国际申请公开No.2011-513845的日语译本中,例如,公开了一种配置有第一存储器装置和第二存储器装置的双通道存储器架构。第一存储器装置使用公共地址总线和第一时钟信号耦合到存储器控制器。第二存储器装置使用公共地址总线和第二时钟信号耦合到存储器控制器。第二时钟信号的极性是第一时钟信号的极性的反转。JEDEC标准JESD209-4包括LPDDR4标准。
技术实现思路
例如,与现有技术LPDDR3不同,LPDDR4采用双通道架构,在该双通道架构中,双通道存储器阵列包括在单一芯片中。在双通道架构中,为一个芯片中的两个通道提供诸如CA(命令地址)信号和CS(芯片选择)信号的控制信号。因此,访问LPDDR4存储器芯片的控制器芯片通常具有两个通道的控制信号输出端子。然而,在这种情况下,待包括在控制器芯片中的端子的数量增加,从而可能引起芯片尺寸和成本增加。当耦合到控制器芯片的存储器芯片的数量较大时,这个问题更为明显。下文中正在描述的本专利技术实施例已经鉴于上述问题作出,并且本专利技术的其它目的和新颖特征将从本说明书及附图的下列描述中变得显而易见。根据实施例的电子装置包括:第一半导体装置,该第一半导体装置具有第一输入端子和第二输入端子;第二半导体装置,该第二半导体装置具有第一输出端子和驱动第一输出端子的第一驱动器电路;布线衬底,第一半导体装置和第二半导体装置安装在该布线衬底上;以及第一终端电阻器和第二终端电阻器,该第一终端电阻器和第二终端电阻器分别端接第一输入端子和第二输入端子。第一输入端子和第二输入端子通过形成在布线衬底上的第一线共同地耦合到第一输出端子。第一终端电阻器和第二终端电阻器的复合电阻值等效于第一驱动器电路的驱动阻抗。根据上述实施例,包括在电子装置中的半导体装置所包括的端子数量可以减少。附图说明图1A是示意性示出根据本专利技术的第一实施例的电子装置的外部配置的示例的平面图。图1B是示意性示出沿图1A的线A-A’的配置示例的剖视图。图2是表示图1A和1B所示的电子装置所包括的每个存储器装置的主要部分的电路框图。图3是示意性示出图2所示的存储器装置所包括的外部端子的布局的平面图。图4是示意性示出图1A和1B所示的电子装置所包括的控制器装置的主要部分的布局的平面图。图5是示出图1所示的电子装置所包括的控制器装置与存储器装置之间的示例主要耦合的示意图。图6是示出根据本专利技术第二实施例的电子装置所包括的布线衬底的主要部分的布局的平面图。图7A是示出作为与图5和6比较的示例研究的线拓扑结构的示意图。图7B是示出评估作为比较示例的图7A所示的线拓扑结构观察到的示例波形。图8是评估图6所示的线拓扑结构得到的波形图。图9是示出对应于图6的等效电路的配置示例的示意图。图10是示出在图1所示且根据本专利技术第三实施例的电子装置所包括的控制器装置和存储器装置之间的示例主要耦合的示意图。图11是示出根据本专利技术第三实施例的电子装置的CS信号和CA信号的示例电压幅值的波形图。具体实施方式在下文中,为了方便起见,本专利技术的描述将根据需要被分成两个或两个以上节段或将涉及两个或两个以上实施例。除非另作表述,否则这些节段和实施例不是相互不相关的。例如,在这些节段和实施例中,一个是另一个的局部修改或全部修改,或者一个详尽说明或补充另一个。另外,在下面实施例的描述中所涉及的数字(例如,表示计数、数值、量或范围)不表示限定值,即,它们可以更小或更大,除非另作表述或除了当它们原理上明显限定时。此外,下列实施例的构成元件(包括要素步骤)不一定是必不可少的,除非另作表述或除了当它们在原理上被认为是明显必不可少的时。类似地,下面描述中所涉及的构成元件之间的形状及位置关系包括基本上接近于或类似于它们的形状及位置关系,除非另作表述或除了当这样的形状和位置关系在原理上明显被认为是严格限定的时。这也适用于数值和范围。下面实施例中所用的功能块中所包括的电路元件使用例如公知CMOS(互补金属氧化物半导体)技术的集成电路技术形成在,但不限于在例如单晶硅的半导体衬底上。下文中,将参照附图详细描述本专利技术的实施例。注意,在描述下列实施例所涉及的附图中,原则上,相同的附图标记表示相同构件并且相同构件的重复描述被省略。第一实施例<电子装置配置概要>图1A是示意性示出根据本专利技术的第一实施例的电子装置的外部配置的示例的平面图。图1B是示意性示出沿图1A的线A-A’的配置示例的剖视图。图1A和1B所示的电子装置包括多个(在本示例中,四个)存储器装置(半导体装置)DDRDE1-DDRDE4、控制器装置(半导体装置)CTLDE以及布线衬底BD,存储器装置DDRDE1-DDRDE4和控制器装置CTLDE形成在布线衬底BD上。存储器装置DDRDE1-DDRDE4各自由例如BGA(球形阵列)的封装形成并各自包括多个外部端子PNm。封装包括例如LPDDR4存储器芯片(半导体芯片)。外部端子PNm用作存储器芯片的外部端子。控制器装置CTLDE例如由设有多个外部端子PNc的半导体芯片形成。半导体芯片包括形成为访问存储器装置DDRDE1-DDRDE4的电路。布线衬底BD也被称为例如插入式衬底并包括多个布线层。倒装键合到布线衬底BD的表面的控制器装置CTLDE的外部端子PNc和安装在布线衬底BD的表面上的存储器装置DDRDE1-DDRDE4的外部端子PNm根据需要使用形成在布线衬底BD的布线层中的线LN耦合。布线衬底BD封装成包括存储器装置DDRDE1-DDRDE4和控制器装置CTLDE。封装(例如,BGA封装)的外部端子PNs设置在布线衬底BD的反面上。如上所述,图1A和1B所示的电子装置形成为包括多个半导体装置(或半导体芯片)的SiP(系统级封装)。SiP的外部端子PNs耦合到例如未示出的主板。<存储器装置配置概要>图2是表示图1A和1B所示的电子装置所包括的每个存储器装置的主要部分的电路框图。具体地说,图2示出了存储器装置DDRDE1-DDRDE4的每个中所包括的存储器芯片(组成级(rank))的配置示例。图2所示的存储器装置DDRDE包括组成通道A的存储器单元MEMU_A和组成通道B的存储器单元MEMU_B。存储器装置DDRDE包括多个外部端子PNm。外部端子PNm包括用作将信号输入到存储器单元MEMU_A的输入端子的外部端子PNm以及用作将信号输入到存储器单元MEMU_A/将信号从存储器单元MEMU_A输出的输入/输出端子的其它外部端子PNm。通过用于输入的外部端子PNm输入到存储器单元MEMU_A的信号包括信号CKE0_A、CK_t_A、CK_c_A、CS0_A、CA0_A-CA5_A以及ODT(片内终结器)_CA_A。通过用于输入/输出的外部端子PNm输入到存储器单元MEMU_A/从存储器单元MEMU_A输出的信号包括信号DQ0_A-DQ15_A,DQS_t本文档来自技高网...
电子装置

【技术保护点】
一种电子装置,包括:第一半导体装置,所述第一半导体装置包括第一输入端子和第二输入端子;第二半导体装置,所述第二半导体装置包括第一输出端子和驱动所述第一输出端子的第一驱动器电路;布线衬底,所述第一半导体装置和所述第二半导体装置安装在所述布线衬底上;第一终端电阻器,所述第一终端电阻器端接所述第一输入端子;以及第二终端电阻器,所述第二终端电阻器端接所述第二输入端子,其中,所述第一输入端子和所述第二输入端子通过形成在所述布线衬底上的第一线共同地耦合到所述第一输出端子,并且其中,所述第一终端电阻器和所述第二终端电阻器的复合电阻值等效于所述第一驱动器电路的驱动阻抗。

【技术特征摘要】
2015.07.28 JP 2015-1483081.一种电子装置,包括:第一半导体装置,所述第一半导体装置包括第一输入端子和第二输入端子;第二半导体装置,所述第二半导体装置包括第一输出端子和驱动所述第一输出端子的第一驱动器电路;布线衬底,所述第一半导体装置和所述第二半导体装置安装在所述布线衬底上;第一终端电阻器,所述第一终端电阻器端接所述第一输入端子;以及第二终端电阻器,所述第二终端电阻器端接所述第二输入端子,其中,所述第一输入端子和所述第二输入端子通过形成在所述布线衬底上的第一线共同地耦合到所述第一输出端子,并且其中,所述第一终端电阻器和所述第二终端电阻器的复合电阻值等效于所述第一驱动器电路的驱动阻抗。2.如权利要求1所述的电子装置,其中,所述第一终端电阻器的电阻值等于所述第二终端电阻器的电阻值。3.如权利要求2所述的电子装置,其中,所述第一半导体装置还包括第一存储器阵列和第二存储器阵列,其中,所述第一输入端子接收访问所述第一存储器阵列的访问命令,并且其中,所述第二输入端子接收访问所述第二存储器阵列的访问命令。4.如权利要求3所述的电子装置,其中,所述第一存储器阵列和所述第二存储器阵列形成在第一半导体芯片中,并且其中,所述第一终端电阻器和所述第二终端电阻器形成在所述第一半导体芯片中。5.如权利要求4所述的电子装置,其中,所述第一半导体芯片是LPDDR(低功耗双倍数据速率)存储器芯片,并且其中,所述第一输入端子和所述第二输入端子接收CA(命令地址)信号。6.如权利要求5所述的电子装置,其中,所述第一终端电阻器和所述第二终端电阻器的每个的电阻值是80欧姆。7.如权利要求5所述的电子装置,其中,所述第一半导体装置还包括:第三输入端子,所述第三输入端子接收输入到所述第一存储器阵列的CS(芯片选择)信号,和第四输入端子,所述第四输入端子接收输入到所述第二存储器阵列的CS(芯片选择)信号;以及第三终端电阻器,所述第三终端电阻器端接所述第三输入端子,和第四终端电阻器,所述第四终端电阻器端接所述第四输入端子,其中,所述第二半导体装置还包括:第二输出端子和第三输出端子;以及第二驱动器电路,所述第二驱动器电路驱动所述第二输出端子,和第三驱动器电路,所述第三驱动器电路驱动所述第三输出端子,其中,所述第三输入端子通过形成在所述布线衬底上的第二线耦合到所述第二输出端子,并且其中,所述第四输入端子通过形成在所述布线衬底上的第三线耦合到所述第三输出端子。8.如权利要求7所述的电子装置,其中,所述第三终端电阻器和所述第四终端电阻器的每个具有等于所述第一终端电阻器的电阻值的电阻值,并且其中,所述第二驱动器电路和所述第三驱动器电路的每个具有等效于所述第一驱动器电路的驱动阻抗的驱动阻抗。9.如权利要求2所述的电子装置,其中,所述第一线形成在T形分支的拓扑结构中,在所述T形分支的拓扑结构中,从所述第一输出端子延伸的第一线为T形分支并且耦合到所述第一输入端子和所述第二输入端子,并且其中,在T形分支后的所述线的特征阻抗大于在T形分支前的所述线的特征阻抗。10.一种电子装置,包括:第一半导体装置,所述第一半导体装置包括第一输入端子和第二输入端子;第二半导体装置,所述第二半导体装置包括第一输出端子;布线衬底,所述第一半导体装置和所述第二半导体装置安装在所述布线衬底上;第一终端电阻器,所述第一终端电阻器端接所述第一输入端子;以及第二终端电阻器,所述第二终端电阻器端接所述第二输入端子,其中,所述第一输入端子和所述第二输入端...

【专利技术属性】
技术研发人员:诹访元大别井隆文铃木正人
申请(专利权)人:瑞萨电子株式会社
类型:发明
国别省市:日本;JP

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