半导体器件制造技术

在一种半导体器件中，具有由控制信号激活和截止的低能耗模式的各存储模块属于存储块。控制信号的传输路径被设置为以使所述控制信号通过模块内部路径并行输入各存储块中，并且使所述控制信号通过模块内部路径从所述存储块的特定存储模块中输出至下级模块外部路径，所选择的存储块中的特定存储模块的存储容量比属于同一存储块的存储模块的存储容量大。

【技术实现步骤摘要】
本申请是申请日为2012年7月18日、申请号为201210249451.X、名称为“半导体器件”的中国专利技术专利申请的分案申请。相关申请的交叉引用2011年7月21日提交的日本专利申请第2011-159804号公开的全部内容(包括说明书、附图和摘要)通过引用并入本文。
本专利技术涉及一种半导体器件，所述半导体器件包括多个具有低能耗模式的存储模块，所述存储模块适用于，例如，包含多个存储模块以及中央处理单元、加速器等的系统芯片微型计算机。
技术介绍
当半导体器件处于低能耗模式时，如果低能耗模式被取消，那么将会重新启动对在低能耗模式中无电力供应的电路的电力供应，并且非操作状态中的电路重新启动操作。因此，产生冲击电流和不理想的基态的提高。这可引起电子迁移的发生，所述电子迁移可反过来引起故障发生。除此之外，还可出现逻辑阈电平的波动，所述波动可导致在操作中发生错误。具体而言，在安装在半导体器件中的存储模块具有较大存储容量的情况下，当许多存储模块的低能耗状态被取消时，可产生较大的冲击电流。因此，需要一种技术来降低当低能耗模式被取消时产生的冲击电流，专利文件中公开了一些技术，典型的例子在下文描述。日本专利公开第2007-164822号公开了一种技术，其中，用信号线(接合线)以串联的形式将多个半导体芯片彼此连接，通电控制信号通过信号线传输，从而控制接通半导体芯片的电源的时机，这就使得不会同时接通半导体芯片而是顺序接通，从而，避免在接通操作过程中产生高电流峰值。日本专利公开第2008-91030号公开了一种技术，其中，半导体集成电路器件被配置为控制一个电路块的电源的激活时机以使得在另一电路块执行指令的过程中进行所述激活，从而能够避免由于激活电路块的电源的时机发生重叠而产生较高的电流峰值，上述半导体集成电路器件包括多个电路块，所述电路块的开/关独立控制，并且能够独立地执行指令。在控制低能耗模式方面，日本专利公开第2007-173385号公开了一种技术，其中，当在重启待机模式中引入一种操作来截止对除了SRAM存储阵列之外的外围电路的电力供应，同时保存存储在SRAM存储阵列中的信息时，将存储阵列的基态提高约0.3V以减少漏电流。
技术实现思路
已进行研究以降低当包括多个具有低能耗模式的存储模块的半导体器件中低能耗模式取消时可产生的冲击电流。在诸如系统芯片微型计算机之类的特定类型的半导体器件中，将独立布置于半导体器件中的处理器核心、多个加速器以及多个存储模块配置为芯片形式。在这样的芯片半导体器件中，存储模块设置在整个芯片的各个位置，并且各存储模块的存储容量彼此不同。为了控制这些具有不同存储容量的多个存储模块的低能耗模式以使存储模块在不同时间退出低能耗模式，如果所述时间通过使用如日本专利公开第2007-164822中所公开的串联连接依次变化，则需要使控制信号沿较长的控制信号路径传输，这导致芯片尺寸增加且控制低能耗模式所需的操作时间增加。在日本专利公开第2008-91030号公开的技术中，激活电源的时间以类似于日本专利公开第2007-164822号中公开的方式变化，因此该技术具有类似的问题。本专利技术公开了一种通过在存储模块的块单元中传输控制信号从而控制设置和重置低能耗模式的时间来控制大量具有各种不同存储容量的存储模块的低能耗模式的设置和重置的技术。该技术使控制信号传输路径的长度缩短并且使模式转换时间缩短。因此，很容易在半导体器件的布置和路径设计中设计控制信号传输路径的布局。本专利技术公开的这种技术和由此所提供的相关优点未在以上引用的任何专利文件中公开。具体而言，在存储模块包括SRAM并且具有与其中在达到低能耗状态的同时保存SRAM中的信息的低能耗模式相同的重启待机模式的情况下，如果使用日本专利公开第2007-173385号公开的技术，则当重启待机模式取消时较大的冲击电流流过整个存储阵列。在诸如包括多个具有重启待机模式的SRAM存储模块的微型计算机之类的系统芯片型半导体器件中，使在低能耗模式取消时产生的冲击电流最小化是必要的。然而，除了降低冲击电流之外，在设计半导体器件时还应当考虑其它因素，例如增加集成密度、减小元件装置尺寸以实现高集成密度、提高运行速度、增加设计的容易性等等，这些在本专利技术中均有所考虑。本专利技术的一个目的是提供包括多个具有低能耗模式的存储模块并被配置成降低在低能耗模式取消时所产生的冲击电流的半导体器件。本专利技术的另一目的是提供与半导体器件相关的技术以通过使用简单的配置来抑制在低能耗模式取消时多个存储模块中产生的冲击电流、提高取消低能耗模式的运行速度并且提高设计配置的容易性。本专利技术的其它特征和目的参考附图通过对实施方式的描述变得显而易见。本专利技术的示例性方面如下描述。由控制信号控制进入和退出低能耗模式的各个存储模块属于存储块。控制信号传输路径被配置为使控制信号并行输入至属于同一存储块的存储模块中并且使控制信号通过模块内部路径传输以及使控制信号平行施加于属于同一存储块的存储模块，这样所述控制信号通过所述模块内部路径从存储块的特定存储模块中输出并且输出至下级模块外部路径。存储块中所选择的特定存储模块具有比属于同一存储块的另一存储模块大的存储容量。因此，与那些其中控制信号从一个存储模块依次传送至另一存储模块的结构所产生的路径总长度、路径占用的总面积和总传播时间相比，实现了路径总长度缩短、路径占用的总面积减少和总传播时间减少。所选择的控制信号从其中传送出来并传送至下级模块外部路径的上述特定存储模块的存储容量比属于同一目标存储块的另一存储模块更大，换句话说，所述特定存储模块不是所述存储块中存储容量最小的存储模块。这可避免当下级位置中的存储模块从低能耗状态退出时上级位置中的许多存储模块仍然处于从低能耗状态中退出的转换过程中，因此可产生较大的冲击电流。上述特定存储模块可根据存储模块的存储容量或与存储容量有关的数据从目标存储块的存储模块中选择。本专利技术示例性方面提供的优点在下文简要地描述。也就是说，当多个存储模块的低能耗模式被取消时可抑制冲击电流的产生。通过使用简单的结构可抑制当多个存储模块的低能耗模式被取消时产生冲击电流、可提高取消低能耗模式的操作速度并提高对结构进行设计的容易性。附图说明图1是半导体器件的框图，其中，关键点在于存储模块中的重启待机信号的传输路径；图2是举例说明延迟因素的图，所述延迟因素在延迟因素包括模块内部路径的配线的配线电阻、与配线相关的寄生电容以及位于路径中的驱动电路的操作延迟的情况下确定重启待机信号沿模块内部路径INRij的传播时间；图3是举例说明延迟因素的图，所述延迟因素在使用检测电路CMP检测响应重启待机信号中的无效变化而取消重启待机模式所需要的操作时间，并且将检测的操作时间用作传播时间的情况下确定沿模块内部路径INRij的传播时间；图4是时间图表，该图表根据设置和取消重启待机举例说明与图3所示的电路结构的操作相关的时间；图5是举例说明其中存储块中的冲击电流峰值重叠的操作的操作时间图表；图6是举例说明其中模块内部路径INRij沿与字线相交的方向延伸的存储模块的具体例子的电路图；图7是举例说明其中模块内部路径INRij沿与位线相交的方向延伸的存储模块的具体例子的电路图；图8是举例说明其中模块内部路径的INRij沿列电本文档来自技高网...

【技术保护点】
一种半导体器件，其中，所述半导体器件包括第一存储模块、第二存储模块和第三存储模块，所述第一存储模块、第二存储模块和第三存储模块分别包括存储单元阵列和外围电路，所述存储单元阵列包括设置在矩阵中的存储单元，所述外围电路执行从存储单元读取数据和向存储单元写入数据，每个存储模块具有待机模式，在所述待机模式中所述存储模块消耗的电量比执行存储单元读取或向存储单元写入的正常操作模式中消耗的电量少，所述半导体器件还包括：第一控制信号线，所述第一控制信号线延伸以使控制所述正常操作模式和所述待机模式的控制信号并行传输至所述第一存储模块和所述第二存储模块；和第二控制信号线，所述第二控制信号线通过所述第一存储模块将所述控制信号传输至所述第三存储模块，其中，所述第一存储模块的存储单元数目比所述第二存储模块的存储单元数目多。

【技术特征摘要】
2011.07.21 JP 2011-1598041.一种半导体器件，其中，所述半导体器件包括第一存储模块、第二存储模块和第三存储模块，所述第一存储模块、第二存储模块和第三存储模块分别包括存储单元阵列和外围电路，所述存储单元阵列包括设置在矩阵中的存储单元，所述外围电路执行从存储单元读取数据和向存储单元写入数据，每个存储模块具有待机模式，在所述待机模式中所述存储模块消耗的电量比执行存储单元读取或向存储单元写入的正常操作模式中消耗的电量少，所述半导体器件还包括：第一控制信号线，所述第一控制信号线延伸以使控制所述正常操作模式和所述待机模式的控制信号并行传输至所述第一存储模块和所述第二存储模块；和第二控制信号线，所述第二控制信号线通过所述第一存储模块将所述控制信号传输至所述第三存储模块，其中，所述第一存储模块的存储单元数目比所述第二存储模块的存储单元数目多。2.如权利要求1所述的半导体器件，其中，所述半导体器件还包括第四存储模块，所述第四存储模块与所述第二控制信号线耦合以使所述控制信号通过所述第一存储模块传输至所述第四存储模块。3.如权利要求1所述的半导体器件，其中，所述半导体器件还包括设置在所述第一控制信号线与所述第二控制信号线之间且与控制所述第一存储模块的外围电路的电源的晶体管耦合的配线。4.如权利要求1所述的半导体器件，其中，所述半导体器件还包括设置在所述第一控制信号线与所述第二控制信号线之间且与控制所述第一存储模块中存储单元的电源的晶体管耦合的第一配线。...

【专利技术属性】
技术研发人员：山木贵志，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP