一种栅极驱动电路、阵列基板和显示装置制造方法及图纸

本发明专利技术提供了一种栅极驱动电路、阵列基板和显示装置，在输入端输入的信号的控制下，移位寄存器在第一时段将第二时钟信号端输入的第一电平的时钟信号传输至输出端，在第二时段将第二时钟信号端输入的第二电平的时钟信号传输至输出端；在第一时钟信号端输入的信号的控制下，移位寄存器在第二时段和第三时段将第二电平的下拉信号传输至输出端；在第一复位端输入的信号的控制下，移位寄存器在第三时段停止将第二时钟信号端输入的时钟信号传输至输出端，基于此，可以在第二时段通过第二电平的时钟信号和第二电平的下拉信号共同下拉栅极线的电位，从而可以保证栅极线的快速下拉，进而可以提高像素单元的薄膜晶体管的关断能力和像素单元的充电能力。

【技术实现步骤摘要】

本专利技术涉及显示设备
，更具体地说，涉及一种栅极驱动电路、阵列基板和显示装置。
技术介绍
现有的一种显示面板，包括多条栅极线、多条数据线、多个像素单元、栅极驱动电路和数据驱动电路。其中，栅极驱动电路包括多个移位寄存器，每个移位寄存器的输出端与一条栅极线相连，数据驱动电路与多条数据线相连。栅极驱动电路用于向多条栅极线依次输出扫描信号，数据驱动电路用于向数据线输出数据驱动信号，以驱动像素单元进行图像的显示。在逐行扫描像素单元的过程中，移位寄存器先向相应行像素单元相连的栅极线输入扫描信号，使该行像素单元的薄膜晶体管开启，驱动该行像素单元进行图像的显示，之后向该栅极线输入下拉信号，以下拉栅极线的电位，使该行像素单元的薄膜晶体管关闭。但是，现有的移位寄存器无法快速下拉栅极线的电位，从而导致像素单元的薄膜晶体管的关断能力较差，进而影响像素单元的充电能力和显示效果。
技术实现思路
有鉴于此，本专利技术提供了一种栅极驱动电路、阵列基板和显示装置，以解决现有技术中移位寄存器无法快速下拉栅极线的电位，导致像素单元薄膜晶体管的关断能力较差的问题。为实现上述目的，本专利技术提供如下技术方案：一种栅极驱动电路，包括级联的第1级移位寄存器至第n级移位寄存器，n为大于2的整数；每一所述移位寄存器都包括输入端、输出端、第一复位端、第一时钟信号端和第二时钟信号端；在所述输入端输入的信号的控制下，所述移位寄存器在第一时段将所述第二时钟信号端输入的第一电平的时钟信号传输至所述输出端，在第二时段将所述第二时钟信号端输入的第二电平的时钟信号传输至所述输出端，所述第一电平大于所述第二电平；在所述第一时钟信号端输入的信号的控制下，所述移位寄存器在所述第二时段和第三时段将第二电平的下拉信号传输至所述输出端；在所述第一复位端输入的信号的控制下，所述移位寄存器在所述第三时段停止将所述第二时钟信号端输入的时钟信号传输至所述输出端。一种阵列基板，包括多条栅极线和栅极驱动电路；所述栅极驱动电路为如上所述的栅极驱动电路；所述栅极驱动电路中的第1级移位寄存器至第n级移位寄存器的输出端分别与所述多条栅极线一一对应相连。一种显示装置，包括如上所述的阵列基板。与现有技术相比，本专利技术所提供的技术方案具有以下优点：本专利技术所提供的栅极驱动电路、阵列基板和显示装置，由于移位寄存器在第二时段将第二时钟信号端输入的第二电平的时钟信号传输至输出端，在第三时段停止将第二时钟信号端输入的第二电平的时钟信号传输至输出端，即移位寄存器的第一复位端接收复位信号的时间与移位寄存器将第二时钟信号端输入的第二电平的时钟信号传输至输出端的时间之间具有时间间隔，因此，移位寄存器可以在第二时段通过第二电平的时钟信号和第二电平的下拉信号共同下拉栅极线的电位，从而可以保证栅极线的快速下拉，进而可以提高像素单元的薄膜晶体管的关断能力和像素单元的充电能力。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为现有的一种栅极驱动电路的结构示意图；图2为图1所示的移位寄存器的信号时序图；图3为本专利技术实施例提供的一种栅极驱动电路的结构示意图；图4为图3所示的移位寄存器的信号时序图；图5为本专利技术实施例提供的另一种栅极驱动电路的结构示意图；图6为本专利技术实施例提供的另一种栅极驱动电路的结构示意图；图7为本专利技术实施例提供的另一种栅极驱动电路的结构示意图；图8为本专利技术实施例提供的栅极驱动电路中移位寄存器的一种内部结构示意图；图9为图8所示的移位寄存器的信号时序图；图10为本专利技术实施例提供的栅极驱动电路中移位寄存器的另一种内部结构示意图；图11为本专利技术实施例提供的一种阵列基板的平面结构示意图。具体实施方式正如
技术介绍
所述，现有的移位寄存器无法快速下拉栅极线的电位，从而导致像素单元的薄膜晶体管的关断能力较差，进而影响像素单元的充电能力和显示效果。参考图1，图1为现有的一种栅极驱动电路的结构示意图，该栅极驱动电路包括多个级联的移位寄存器。其中，相邻的两个移位寄存器中，一个移位寄存器的第一时钟信号端CK与第一时钟信号线CK1相连、第二时钟信号端CKB与第二时钟信号线CKB1相连，另一个移位寄存器的第一时钟信号端CK与第三时钟信号线CK2相连、第二时钟信号端CKB与第四时钟信号线CKB2相连。并且，第1个移位寄存器M1的输出端OUT与第5个移位寄存器M5的输入端SET相连，第5个移位寄存器M5的输出端OUT与第1个移位寄存器M1的复位端RESET相连，第2个移位寄存器M2的输出端OUT与第6个移位寄存器M6的输入端SET相连，第6个移位寄存器M6的输出端OUT与第2个移位寄存器M2的复位端RESET相连，第3个移位寄存器M3的输出端OUT与第7个移位寄存器M7的输入端SET相连，第7个移位寄存器M7的输出端OUT与第3个移位寄存器M3的复位端RESET相连，以此类推。参考图2，图2为图1所示的移位寄存器的信号时序图，以第1个移位寄存器M1为例，在输入端SET输入的高电平信号的控制下，该移位寄存器在第一时段T1将第二时钟信号端CKB输入的高电平的时钟信号即扫描信号传输至与输出端OUT相连的栅极线，以使与该栅极线相连的像素单元的薄膜晶体管开启，驱动该像素单元进行图像的显示；在复位端RESET输入的信号的控制下，移位寄存器在第二时段T2和第三时段T3停止向输出端OUT输出低电平的时钟信号；在第一时钟信号端CK输入的信号的控制下，移位寄存器在第二时段T2和第三时段T3将低电平的下拉信号传输至输出端OUT，以将该栅极线的电位拉低，使与该栅极线相连的像素单元的薄膜晶体管关闭。但是，由于移位寄存器将低电平的时钟信号传输至输出端OUT时，复位端RESET会同时接收第5个移位寄存器M5的输出端OUT输出的复位信号，控制该移位寄存器停止将低电平的时钟信号传输至输出端OUT，即移位寄存器接收到的复位信号和输出的低电平的时钟信号之间无时间间隔，因此，会导致移位寄存器无法快速下拉栅极线的电位，从而导致像素单元的薄膜晶体管的关断能力较差，进而影响像素单元的充电能力和显示效果。基于此，本专利技术提供了一种栅极驱动电路，以克服现有技术存在的上述问题，包括级联的第1级移位寄存器至第n级移位寄存器，n为大于2的整数；每一级所述移位寄存器都包括输入端、输出端、第一复位端、第一时钟信号端和第二时钟信号端；在所述输入端输入的信号的控制下，所述移位寄存器在第一时段将所述第二时钟信号端输入的第一电平的时钟信号传输至所述输出端，在第二时段将所述第二时钟信号端输入的第二电平的时钟信号传输至所述输出端，所述第一电平大于所述第二电平；在所述第一时钟信号端输入的信号的控制下，所述移位寄存器在所述第二时段和第三时段将第二电平的下拉信号传输至所述输出端；在所述第一复位端输入的信号的控制下，所述移位寄存器在所述第三时段停止将所述第二时钟信号端输入的时钟信号传输至所述输出端。本专利技术提供的栅极驱动电路中，移位寄存器可以在第二时段通过第二电平的时钟信号和第二电平的下拉信号共同下拉栅极线的电本文档来自技高网...

【技术保护点】
一种栅极驱动电路，其特征在于，包括级联的第1级移位寄存器至第n级移位寄存器，n为大于2的整数；每一所述移位寄存器都包括输入端、输出端、第一复位端、第一时钟信号端和第二时钟信号端；在所述输入端输入的信号的控制下，所述移位寄存器在第一时段将所述第二时钟信号端输入的第一电平的时钟信号传输至所述输出端，在第二时段将所述第二时钟信号端输入的第二电平的时钟信号传输至所述输出端，所述第一电平大于所述第二电平；在所述第一时钟信号端输入的信号的控制下，所述移位寄存器在所述第二时段和第三时段将第二电平的下拉信号传输至所述输出端；在所述第一复位端输入的信号的控制下，所述移位寄存器在所述第三时段停止将所述第二时钟信号端输入的时钟信号传输至所述输出端。

【技术特征摘要】
1.一种栅极驱动电路，其特征在于，包括级联的第1级移位寄存器至第n级移位寄存器，n为大于2的整数；每一所述移位寄存器都包括输入端、输出端、第一复位端、第一时钟信号端和第二时钟信号端；在所述输入端输入的信号的控制下，所述移位寄存器在第一时段将所述第二时钟信号端输入的第一电平的时钟信号传输至所述输出端，在第二时段将所述第二时钟信号端输入的第二电平的时钟信号传输至所述输出端，所述第一电平大于所述第二电平；在所述第一时钟信号端输入的信号的控制下，所述移位寄存器在所述第二时段和第三时段将第二电平的下拉信号传输至所述输出端；在所述第一复位端输入的信号的控制下，所述移位寄存器在所述第三时段停止将所述第二时钟信号端输入的时钟信号传输至所述输出端。2.根据权利要求1所述的电路，其特征在于，第2m级移位寄存器的输出端与第2m+4级移位寄存器的输入端相连，第2m级移位寄存器的第一复位端与第2m+5级移位寄存器的输出端相连，第2m-1级移位寄存器的输出端与第2m+3级移位寄存器的输入端相连，第2m-1级移位寄存器的第一复位端与第2m+4级移位寄存器的输出端相连；第n-4级移位寄存器的输出端与第n-8级移位寄存器的输入端相连，第n-4级移位寄存器的第一复位端与第1级移位寄存器的输出端相连，第n-3级移位寄存器的输出端与第n-7级移位寄存器的输入端相连，第n-3级移位寄存器的第一复位端与第2级移位寄存器的输出端相连，第n-2级移位寄存器的输出端与第n-6级移位寄存器的输入端相连，第n-2级移位寄存器的第一复位端与第3级移位寄存器的输出端相连，第n-1级移位寄存器的输出端与第n-5级移位寄存器的输入端相连，第n-1级移位寄存器的第一复位端与第4级移位寄存器M4的输出端相连，第n级移位寄存器的输出端与第n-4级移位寄存器的输入端相连，第n级移位寄存器的第一复位端与第5级移位寄存器的输出端OUT相连；其中，0＜m≤(n-7)/2。3.根据权利要求1所述的电路，其特征在于，第2m级移位寄存器的输出端与第2m+4级移位寄存器的输入端相连，第2m级移位寄存器的第一复位端与第2m+6级移位寄存器的输出端相连，第2m-1级移位寄存器的输出端与第2m+3级移位寄存器的输入端相连，第2m-1级移位寄存器的第一复位端与第2m+5级移位寄存器的输出端相连；第n-5级移位寄存器的输出端与第n-9级移位寄存器的输入端相连，第n-5级移位寄存器的第一复位端与第1级移位寄存器的输出端相连，第n-4级移位寄存器的输出端与第n-8级移位寄存器的输入端相连，第n-4级移位寄存器的第一复位端与第2级移位寄存器的输出端相连，第n-3级移位寄存器的输出端与第n-7级移位寄存器的输入端相连，第n-3级移位寄存器的第一复位端与第3级移位寄存器的输出端相连，第n-2级移位寄存器的输出端与第n-6级移位寄存器的输入端相连，第n-2级移位寄存器的第一复位端与第4级移位寄存器的输出端相连，第n-1级移位寄存器的输出端与第n-5级移位寄存器的输入端相连，第n-1级移位寄存器的第一复位端与第5级移位寄存器的输出端相连，第n级移位寄存器的输出端与第n-4级移位寄存器的输入端相连，第n级移位寄存器的第一复位端与第6级移位寄存器的输出端相连；其中，0＜m≤(n-7)/2。4.根据权利要求1所述的电路，其特征在于，第2m级移位寄存器的输出端与第2m+4级移位寄存器的输入端相连，第2m级移位寄存器的第一复位端与第2m+7级移位寄存器的输出端相连，第2m-1级移位寄存器的输出端与第2m+3级移位寄存器的输入端相连，第2m-1级移位寄存器的第一复位端与第2m+6级移位寄存器的输出端相连；第n-6级移位寄存器的输出端与第n-10级移位寄存器的输入端相连，第n-6级移位寄存器的第一复位端与第1级移位寄存器的输出端相连，第n-5级移位寄存器的输出端与第n-9级移位寄存器的输入端相连，第n-5级移位寄存器的第一复位端与第2级移位寄存器的输出端相连，第n-4级移位寄存器的输出端与第n-8级移位寄存器的输入端相连，第n-4级移位寄存器的第一复位端与第3级移位寄存器的输出端相连，第n-3级移位寄存器的输出端与第n-7级移位寄存器的输入端相连，第n-3级移位寄存器的第一复位端与第4级移位寄存器的输出端相连，第n-2级移位寄存器的输出端与第n-6级移位寄存器的输入端相连，第n-2级移位寄存器的第一复位端与...

【专利技术属性】
技术研发人员：许作远，朱桂熠，
申请(专利权)人：上海天马微电子有限公司，天马微电子股份有限公司，
类型：发明
国别省市：上海;31