半导体器件制造技术

目的是提供一种具有更少故障的半导体器件。半导体器件具有：半导体芯片，具有以第一电源电压操作的第一信号输出电路、以第二电源电压操作的第二信号输出电路和多个凸块电极；和布线板，包括面对半导体芯片的主表面的第一主表面、其间具有布线层的与第一主表面相对的第二主表面、在第一主表面上的第一外部端子和在第二主表面上的第二外部端子；半导体芯片被安装在布线板上以将凸块电极耦合至第一外部端子。在从第二主表面观察的情况下，待供应有第一信号和第二信号的第二外部端子比待供应有第一电源电压和第二电源电压的第二外部端子更靠近半导体芯片布置。

【技术实现步骤摘要】
相关申请的交叉引用2015年7月31日提交的日本专利申请No.2015-151553的包括说明书、附图和摘要在内的公开内容通过引用全部合并与此。
本专利技术涉及半导体器件，特别是具有多个半导体芯片和在其上具有半导体芯片的布线板的半导体器件。
技术介绍
用于将多个半导体芯片或半导体封装体密封在一个封装体中的技术之一是SiP(封装硅(siliconinpackage))。例如，在SiP中，在其上具有多个半导体芯片的布线板被设置为半导体器件。在该情况中，布线板配备有面对着待安装在其上的半导体芯片的主表面(第一主表面)和面对着半导体器件被安装所在的用户的(消费者的)板的主表面(第二主表面)。第一主表面设置有待耦合至半导体芯片的多个外部端子(第一外部端子)并且第二表面设置有待耦合至用户的板的多个外部端子(第二外部端子)。布线板具有被夹在第一主表面与第二主表面之间的布线层，并且布线层中的金属布线电耦合在第一外部端子之间和/或第一外部端子与第二外部端子之间。例如，经由金属布线在第一端子之间进行耦合使得能够实现在用户的板中的半导体芯片之间耦合的布线的省略并且由此能够实现用户的负担上的降低。另外，它使得能够实现加速。谈到将半导体器件安装在用户的板上的技术，日本待审专利申请公开No.2006-128633和日本待审专利申请公开No.2009-4628描述了将具有球栅阵列(BGA)封装结构的半导体器件安装在作为用户的板的印刷板上的技术。
技术实现思路
例如，安装在车辆中的用于控制的半导体器件要求具有许多高速接口电路，以便满足朝向电子车辆的趋势。在该情况中，当使用不同种类的接口电路时，它们以作为电源电压的不同电压分别操作。在其中具有若干接口电路的半导体芯片中，这些接口电路例如沿着半导体芯片的一个侧边布置。沿着一个侧边布置的许多接口电路的电源电压和接口信号作为集合被耦合至布线板的第一外部端子并且它们经由布线层中的金属布线被耦合至彼此靠近布置的第二外部端子。通过这样的构造，接口信号和与其对应的电源电压作为集合被耦合至彼此靠近布置的第二外部端子并且被耦合至用户的板。接口电路的数量是大的并且接口信号和与其对应的电源电压作为集合使用，使得在布线板中，一些接口电路不可避免地具有例如用于供应电源电压的长电源布线。换言之，在耦合至接口电路的电源电压的第一外部端子与待耦合至该第一外部端子的第二外部端子之间产生了在电源布线的长度上的增加。电源布线的长度上的增加导致电感上的增加。在接口电路中，流过电源布线的操作电流例如根据待从电路输出或输入的接口信号而改变。特别地在高速接口电路中，较长电源布线和较大电感促进了噪音产生和/或电源电压上的降低，这很可能会引起故障。另一问题和新颖的特征将从本文中的描述和附图中变得显而易见。日本待审专利申请公开No.2006-128633和日本待审专利申请公开No.2009-4628描述了作为高速接口电路的差分电路，但是它们不包括关于在接口信号和电源电压作为集合布置时所发生的问题的描述和建议。根据一个实施例的半导体器件装配有半导体芯片和布线板，半导体芯片包括主表面，布线板包括面对半导体芯片的主表面且具有比半导体芯片的主表面的面积大的面积的第一主表面。上面描述的半导体芯片配备有以第一电源电压操作并输出第一信号的第一电路和以不同于第一电源电压的第二电源电压操作并输出第二信号的第二电路。它具有在其主表面上的多个凸块电极，多个凸块电极包括分别待供应有第一电源电压、第二电源电压、第一信号和第二信号的凸块电极。布线板配备有布线层、在将布线层夹在其间的状态下与第一主表面相对且具有比半导体芯片的主表面的面积大的面积的第二主表面、形成在第一主表面上的多个第一外部端子和经由布线层中的布线被耦合至第一外部端子且形成在第二主表面上的多个第二外部端子。半导体芯片被安装成使得其主表面以使得凸块电极分别被耦合至第一外部端子的方式面对第一主表面。在从第二主表面观察的情况下，待供应有第一电源电压和第二电源电压的第二外部端子是与待供应有第一信号和第二信号的第二外部端子相比更靠近半导体芯片布置的第二外部端子。待供应有第一电源电压和第二电源电压的第二外部端子在位置上与待供应有第一信号和第二信号的第二外部端子分开并且被布置在更靠近半导体芯片的位置处。这使得能够缩短供应第一电源电压和第二电源电压的布线并由此防止了电感上的增加。作为结果，可以减少故障的发生。根据一个实施例，可以提供引起更少故障的半导体器件。附图说明图1是示出第一实施例的半导体器件的构造的示意性平面图；图2是示出第一实施例的半导体器件的构造的示意性截面图；图3是示出第一实施例的布线板的截面的截面图；图4是示出第一实施例的半导体芯片的构造的平面图；图5是示出第一实施例的半导体芯片的构造的框图；图6A至图6D各示出第一实施例的电路的构造；图7是第一实施例的布线板的平面图；图8是示出第一实施例的布线板的详细构造的平面图；图9是示出USB标准的接口电路的等效电路的电路图；图10是接口电路的特性曲线图；图11是接口电路的特性曲线图；图12是第一实施例的布线板的平面图；图13A和图13B分别是第二实施例的半导体器件的平面图和截面图；图14是第二实施例的布线板的平面图。具体实施方式将基于一些附图具体地描述本专利技术的实施例。在用于描述实施例的所有附图中，相似的构件原则上将用相似的附图标记标识出并且原则上将省略重复描述。(第一实施例)<半导体器件的构造的概述>图1是示出第一实施例的半导体器件SIP的构造的示意性平面图。图2是示出第一实施例的半导体器件SIP的构造的示意性截面图。首先，将参照图1和图2来描述第一实施例的半导体器件SIP的构造。在图1中，CH和CH1至CH5代表半导体芯片，EL代表诸如电容器等的电子部件，并且SIP-B代表布线板。图2作为示例示出均示出在图1中的半导体芯片CH、CH1和CH5及电子部件EL中的一个截面。半导体芯片CH和CH1至CH5各在其半导体衬底(芯片)上具有使用已知制造技术形成的各种电路块。半导体芯片在其主表面SAF(图2)上具有多个凸块电极(未示出)并且各种电路块具有至与其对应的凸块电极的电耦合。布线板SIP-B配备有第一主表面SAF1、第二主表面SAF2和布线层。图2示出布线板SIP-B的第一主表面SAF1和第二主表面SAF2。半导体芯片CH和CH1至CH5以如下方式在布线板SIP-B上：使得半导体芯片CH和CH1至CH5的相应主表面SAF面对布线板SIP-B的第一主表面SAF1。图2仅示出安装在布线板SIP-B上的半导体芯片CH、CH1和CH5，但是其他半导体芯片CH2至CH4也类似地在布线板SIP-B上。布线板SIP-B在其第一主表面SAF1上具有多个第一外部端子(未示出)。这些第一外部端子和形成在半导体芯片CH和CH1至CH5的主表面上的凸块电极在其间具有用圆圈指示出的凸块BP和BP1至BP5，并且经由这些凸块BP和BP1至BP5，半导体芯片CH和CH1至CH5的凸块电极具有至布线板SIP-B的第一主表面SAF1上的第一外部端子的电耦合。在图2中，凸块BP在尺寸上不同于凸块BP1至BP5，但不用说它们可以具有相同尺寸。虽然未示出，但布线板SI本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体芯片，具有以第一电源电压操作并输出第一信号的第一电路和以不同于所述第一电源电压的第二电源电压操作并输出第二信号的第二电路，并且包括主表面，在所述主表面之上具有多个凸块电极，所述多个凸块电极包括分别待供应有所述第一电源电压、所述第二电源电压、所述第一信号和所述第二信号的凸块电极；和布线板，包括：第一主表面，面对所述半导体芯片的所述主表面且具有比所述主表面的面积大的面积；布线层；第二主表面，经由所述布线层与所述第一主表面相对且具有比所述半导体芯片的所述主表面的面积大的面积；多个第一外部端子，形成在所述第一主表面上；和多个第二外部端子，经由所述布线层中的布线被耦合至所述第一外部端子且形成在所述第二主表面上，并且在所述布线板之上所述半导体芯片被安装成使得所述半导体芯片的所述主表面面对所述第一主表面，并且使得所述凸块电极与所述第一外部端子耦合，其中，在从所述第二主表面观察的情况下，待供应有所述第一电源电压和所述第二电源电压的第二外部端子是与待供应有所述第一信号和所述第二信号的第二外部端子相比更靠近所述半导体芯片布置的第二外部端子。

【技术特征摘要】
2015.07.31 JP 2015-1515531.一种半导体器件，包括：半导体芯片，具有以第一电源电压操作并输出第一信号的第一电路和以不同于所述第一电源电压的第二电源电压操作并输出第二信号的第二电路，并且包括主表面，在所述主表面之上具有多个凸块电极，所述多个凸块电极包括分别待供应有所述第一电源电压、所述第二电源电压、所述第一信号和所述第二信号的凸块电极；和布线板，包括：第一主表面，面对所述半导体芯片的所述主表面且具有比所述主表面的面积大的面积；布线层；第二主表面，经由所述布线层与所述第一主表面相对且具有比所述半导体芯片的所述主表面的面积大的面积；多个第一外部端子，形成在所述第一主表面上；和多个第二外部端子，经由所述布线层中的布线被耦合至所述第一外部端子且形成在所述第二主表面上，并且在所述布线板之上所述半导体芯片被安装成使得所述半导体芯片的所述主表面面对所述第一主表面，并且使得所述凸块电极与所述第一外部端子耦合，其中，在从所述第二主表面观察的情况下，待供应有所述第一电源电压和所述第二电源电压的第二外部端子是与待供应有所述第一信号和所述第二信号的第二外部端子相比更靠近所述半导体芯片布置的第二外部端子。2.根据权利要求1所述的半导体器件，其中在从所述第二主表面观察的情况下，待供应有所述第二电源电压的所述第二外部端子是与待供应有所述第一信号和所述第二信号的所述第二外部端子中的任一个相比更靠近待供应有所述第一电源电压的所述第二外部端子的第二外部端子。3.根据权利要求2所述的半导体器件，其中所述第一信号是以第一数据传输速率改变的信号并且所述第二信号是以比所述第一数据传输速率高的第二数据传输速率改变的信号，并且其中在从所述第二主表面观察的情况下，待供应有所述第一电源电压的所述第二外部端子是比所述第二电源电压更靠近所述半导体芯片布置的第二外部端子。4.根据权利要求3所述的半导体器件，其中所述半导体芯片具有以不同于所述第一电源电压和所述第二电源电压的第三电源电压操作且输出第三信号的第三电路，并且其中在从所述第二表面观察的情况下，待供应有所述第三电源电压的第二外部端子比待供应有所述第一信号和所述第二信号的所述第二外部端子更远离所述半导体芯片。5.根据权利要求4所述的半导体器件，其中所述第三信号以比所述第一数据传输速率慢的数据传输速率改变，并且其中在从所述第二主表面观察的情况下，待供应有所述第三电源电压的所述第二外部端子比所述第二电源电压更远离所述半导体芯片。6.根据权利要求5所述的半导体器件，其中所述第一信号是根据USB2.0标准的信号，所述第二信号是根据USB3.0标准的信号，并且所述第三信号是根据USB1.1标准的信号。7.根据权利要求6所述的半导体器件，其中所述半导体芯片具有包含四个侧边的主表面，并且所述第一电路、所述第二电路和所述第三电路沿着所述半导体芯片的所述侧边。8.根据权利要求7所述的半导体器件，其中所述第一信号、所述第二信号和所述第三信号均为差分信号。9.根据权利要求9所述的半导体器件，其中所述半导体芯片在所述布...

【专利技术属性】
技术研发人员：别井隆文，森越信之，羽田哲士，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP