用于FinFET的方法和结构技术

本发明专利技术公开了半导体器件及其形成方法。该方法包括接收衬底，衬底具有有源鳍、位于有源鳍上方的氧化物层、位于氧化物层上方的伪栅极堆叠件以及位于氧化物层上方和伪栅极堆叠件的侧壁上的间隔件部件。该方法还包括去除伪栅极堆叠件，从而产生第一沟槽；蚀刻第一沟槽中的氧化物层，从而产生位于间隔件部件下方的空腔；在第一沟槽和空腔中沉积介电材料；以及蚀刻第一沟槽以暴露出有源鳍，从而在空腔中留下介电材料的第一部分。本发明专利技术的实施例还涉及用于FinFET的方法和结构。

【技术实现步骤摘要】
本专利技术要求2014年10月17日提交的标题为“MethodandStructureforFinFET”的美国临时申请第62/065,149号的权益，其全部内容结合于此作为参考。
本专利技术的实施例涉及集成电路器件，更具体地，涉及用于FinFET的方法和结构。
技术介绍
半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也已经增加了处理和制造IC的复杂性。例如，当制造诸如鳍式FET(FinFET)的场效应晶体管(FET)时，可以通过使用金属栅电极代替通常的多晶硅栅电极来改进器件性能。形成金属栅极堆叠件的一个工艺称为替换栅极或“后栅极”工艺，其中，“最后”制造最终的栅极堆叠件，这允许减少在形成栅极之后实施的随后的工艺(包括高温处理)的数量。然而，执行这样的IC制造工艺存在挑战，尤其是在先进的工艺节点(诸如N20、N16及更小)中按比例缩小IC部件的情况下。一个挑战是从金属栅极至附近的源极/漏极区的金属挤出。
技术实现思路
本专利技术的实施例提供了一种形成半导体器件的方法，包括：接收衬底，所述衬底具有有源鳍、位于所述有源鳍上方的氧化物层、位于所述氧化物层上方的伪栅极堆叠件以及位于所述氧化物层上方和所述伪栅极堆叠件的侧壁上的间隔件部件；去除所述伪栅极堆叠件，从而产生第一沟槽；蚀刻所述第一沟槽中的所述氧化物层，从而产生位于所述间隔件部件下方的空腔；在所述第一沟槽和所述空腔中沉积介电材料；以及蚀刻所述第一沟槽以暴露出所述有源鳍，从而在所述空腔中留下所述介电材料的第一部分。本专利技术的另一实施例提供了一种形成半导体器件的方法，包括：接收衬底，所述衬底具有位于所述衬底上方的向上投射穿过隔离结构的有源鳍、位于所述有源鳍上方的氧化物层、位于所述隔离结构和所述氧化物层上方的伪栅极堆叠件以及位于所述隔离结构和所述氧化物层上方与所述伪栅极堆叠件的侧壁上的间隔件部件；去除所述伪栅极堆叠件，从而形成第一沟槽，其中，所述第一沟槽暴露出所述氧化物层；部分地去除所述第一沟槽中的所述氧化物层，从而在所述间隔件部件下方产生空腔以及在所述有源鳍上方产生所述氧化物层的部分；在所述第一沟槽和所述空腔中沉积介电材料；蚀刻所述第一沟槽以暴露出所述有源鳍，从而在所述间隔件部件下方留下所述介电材料的第一部分；以及在所述第一沟槽中形成栅极堆叠件，所述栅极堆叠件接合所述有源鳍。本专利技术的又一实施例提供了一种半导体器件，包括：衬底，具有位于所述衬底上方的向上投射穿过隔离结构的有源鳍；栅极堆叠件，位于所述隔离结构上方并且接合所述有源鳍；氮化硅层，位于所述有源鳍上方并且邻近所述栅极堆叠件；以及间隔件部件，位于所述隔离结构上方、位于所述氮化硅层上方以及位于所述栅极堆叠件的侧壁上。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A和图1B示出了根据本专利技术的各个方面的制造半导体器件的方法的流程图。图2A、图2B、图3、图4、图5、图6A、图6B、图6C、图6D、图7A、图7B、图8A、图8B、图8C、图9、图10A、图10B、图11、图12和图13是根据一些实施例的根据图1A和图1B的方法形成半导体器件的立体图和截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。本专利技术总的来说涉及半导体器件，并且更具体地，涉及具有FinFET的半导体器件。本专利技术的目的是提供在FinFET“后栅极”工艺中有效地防止金属挤出的方法和结构。在后栅极工艺中，在衬底上方形成伪栅极堆叠件作为用于实栅极堆叠件的预留位置。然后形成围绕伪栅极堆叠件的间隔件部件。在邻近间隔件部件形成源极/漏极部件之后，去除伪栅极堆叠件，从而留下由间隔件围绕的开口。最后，在开口中形成金属栅极。当去除伪栅极堆叠件时，可能出现过蚀刻问题，过蚀刻问题导致在金属栅极和源极/漏极部件之间具有薄隔离层或没有隔离层。因此，金属材料从金属栅极扩散至源极/漏极部件内，从而导致制造缺陷。本专利技术提供了解决上述问题的方法和结构。现在参照图1A和图1B，根据本专利技术的各个方面，示出了形成半导体器件的方法10的流程图。方法10仅是实例，并且不旨在限制权利要求中明确记载的以外的本专利技术。可以在方法10之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以代替、消除或移动描述的一些操作。下面结合图2A至图13描述方法10，图2A至图13示出了处于各个制造阶段的半导体器件100的部分。器件100可以是在IC或其部分的处理期间制造的中间器件，IC或其部分可以包括SRAM和/或其他逻辑电路；诸如电阻器、电容器和电感器的无源组件；以及诸如p型FET(PFET)、n型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元和它们的组合的有源组件。在操作12中本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，包括：接收衬底，所述衬底具有有源鳍、位于所述有源鳍上方的氧化物层、位于所述氧化物层上方的伪栅极堆叠件以及位于所述氧化物层上方和所述伪栅极堆叠件的侧壁上的间隔件部件；去除所述伪栅极堆叠件，从而产生第一沟槽；蚀刻所述第一沟槽中的所述氧化物层，从而产生位于所述间隔件部件下方的空腔；在所述第一沟槽和所述空腔中沉积介电材料；以及蚀刻所述第一沟槽以暴露出所述有源鳍，从而在所述空腔中留下所述介电材料的第一部分。

【技术特征摘要】
2014.10.17 US 62/065,149;2015.07.14 US 14/799,0571.一种形成半导体器件的方法，包括：
接收衬底，所述衬底具有有源鳍、位于所述有源鳍上方的氧化物层、
位于所述氧化物层上方的伪栅极堆叠件以及位于所述氧化物层上方和所述
伪栅极堆叠件的侧壁上的间隔件部件；
去除所述伪栅极堆叠件，从而产生第一沟槽；
蚀刻所述第一沟槽中的所述氧化物层，从而产生位于所述间隔件部件
下方的空腔；
在所述第一沟槽和所述空腔中沉积介电材料；以及
蚀刻所述第一沟槽以暴露出所述有源鳍，从而在所述空腔中留下所述
介电材料的第一部分。
2.根据权利要求1所述的方法，其中，蚀刻所述氧化物层暴露出所述
有源鳍。
3.根据权利要求1所述的方法，其中，蚀刻所述氧化物层部分地去除
所述氧化物层，从而在所述第一沟槽中的所述有源鳍上方留下所述氧化物
层的部分。
4.根据权利要求3所述的方法，其中，蚀刻所述第一沟槽包括第一蚀
刻工艺和第二蚀刻工艺，调节所述第一蚀刻工艺以蚀刻所述介电材料，并
且调节所述第二蚀刻工艺以蚀刻所述氧化物层的部分。
5.根据权利要求1所述的方法，其中，沉积所述介电材料使用原子层
沉积或化学汽相沉积。
6.根据权利要求1所述的方法，其中，所述介电材料包括氮化硅。
7.根据权利要求6...

【专利技术属性】
技术研发人员：张哲诚，林志翰，林志忠，陈诗豪，林木沧，张永融，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71