芯片集成电感制造技术

本实用新型专利技术涉及微电子器件技术领域，公开了一种芯片集成电感。本实用新型专利技术中，芯片集成电感所在的芯片包含顶层金属层与次层金属层；次层金属层层叠于顶层金属层之下；顶层金属层的厚度大于次层金属层的厚度，且顶层金属层的厚度大于第一预设阈值；集成电感的金属走线位于顶层金属层上。相对于现有技术而言，是将集成电感的金属走线置于顶层金属层上，这样，可以减小集成电感的电阻，进而，可以提高集成电感的品质因素(Q值)，最终，可以优化PLL相位噪声以及增强射频选频特性，并且实现简单。

【技术实现步骤摘要】

本技术涉及微电子器件
，特别涉及一种芯片集成电感。
技术介绍
目前，射频芯片发射接收通道一般采用本振时钟，其由PLL(PhaseLockedLoop，锁相环)提供。时钟的噪声直接影响系统性能，对其噪声要求很高。PLL中的VCO(压控振荡器)噪声是影响PLL噪声的主要原因之一，而VCO通常是LC(电感-电容)结构，依据Real模型(实物模型)，对电流偏置型LC负阻振荡器(VCO)的相位噪声为：ψ{Δω

【技术保护点】
一种芯片集成电感，其中，所述芯片包含顶层金属层与次层金属层；所述次层金属层层叠于所述顶层金属层之下；其特征在于，所述顶层金属层的厚度大于所述次层金属层的厚度，且所述顶层金属层的厚度大于第一预设阈值；所述集成电感的金属走线位于所述顶层金属层上。

【技术特征摘要】
1.一种芯片集成电感，其中，所述芯片包含顶层金属层与次层金属层；
所述次层金属层层叠于所述顶层金属层之下；其特征在于，所述顶层金属层
的厚度大于所述次层金属层的厚度，且所述顶层金属层的厚度大于第一预设
阈值；
所述集成电感的金属走线位于所述顶层金属层上。
2.根据权利要求1所述的芯片集成电感，其特征在于，所述次层金属
层的长度短于第二预设阈值。
3.根据权利要求2所述的芯片集成电感，其特征在于，所述顶层金属
层与所述次层金属层通过第一连接部连接；
所述第一连接部包含第一过孔与第二过孔；所述顶层金属层通过所述第
一过孔连接至所述次层金属层；所述次层金属层通过所述第二过孔连接至所
述顶层金属层；
所述顶层金属层为条带状；所述第一过孔与所述第二过孔均平行于所述
顶层金属层的边；所述第一过孔与所述第二过孔距所述顶层金属层的距离均
大于第三预设阈值；
所述次层金属层位于所述第一过孔与所述第二过孔之间，其中，所述第
一过孔与所述第二过孔之间的距离为所述次层金属层的长度。
4.根据权利要求3所述的芯片集成电感，其特征在于，所述第一过孔
的面积与第二过孔的面积均大于第四预设阈值。
5.根据权利要求...

【专利技术属性】
技术研发人员：袁永斌，
申请(专利权)人：上海源斌电子科技有限公司，
类型：新型
国别省市：上海;31