电阻式存储器的低功率写和读操作的装置制造方法及图纸

描述用于提高电阻式存储器能量效率的装置。装置执行数据驱动写以利用write0与write1操作之间的不对称写开关能量。装置包括：电阻式存储器单元，其耦合于位线和选择性；第一通路门，其耦合于位线；第二通路门，其耦合于选择线；和复用器，其可由输入数据操作，复用器根据输入数据的逻辑水平向第一和第二通路门或写驱动器提供控制信号。装置包括用于在写操作之前执行读的电路，其避免初始低功率读操作的不必要写。装置包括用于执行自控写操作的电路，位单元一翻转则电路停止写操作。装置包括用于执行自控读操作的电路，一检测到数据则电路停止读操作。

【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
具有非易失性的片上嵌入式存储器可以实现能量和计算效率。若干新型固态高密度非易失性存储器使用具有可变电阻的存储器元件来存储信息。自旋转移力矩-磁性随机存取存储器（STT-MRAM）的电阻取决于两个磁性层的相对磁化极性。其他可变电阻存储器包括电阻式RAM（ReRAM）和传导桥接RAM（CbRAM），其的电阻取决于传导路径通过电介质或电解质的形成和消除。还存在相变存储器（PCM），对于其单元的电阻率取决于硫族化物的结晶态或无定形态。图1图示对于STT-MRAM的双端1T-1MTJ（磁性隧道结）位单元100。位单元100包括存取晶体管M1和MTJ设备。MTJ设备是STT-MRAM的存储元件，其包括钉扎磁性层和自由磁性层。自由磁性层磁化取向可以随着写电流方向而改变。如果写电流从自由磁性层流到钉扎磁性层，自由磁性层磁化与钉扎磁性层对准并且MTJ设备处于具有低电阻的并行态（RP）。如果写电流从钉扎磁性层流到自由磁性层，自由磁性层磁化方向与钉扎磁性层相对并且MTJ设备处于具有高电阻的反并行（RAP）态。对于这些电阻性存储器，读操作一般比写操作更快，并且写电流一般大于读电流。与消耗瞬态写功率的SRAM（静态随机存取存储器）和DRAM（动态随机存取存储器）不同，电阻式存储器仍消耗静态写功率而不管单元在写操作期间是否被翻转。这些电阻式存储器的读功率根据读传感器的实现而也可以是静态的。减少读和写能量以便满足高性能和低功率应用的目标对于电阻式存储器是个挑战。附图说明将从下文给出的详细描述以及本专利技术的各种实施例的附图更充分地理解本专利技术的实施例，然而，它们不应视为使本公开局限于特定实施例，而只是为了解释和理解。图1图示对于STT-MRAM的双端1T-1MTJ位单元。图2是对于电阻式存储器的常规写路径。图3是根据本公开的一个实施例的时域中的数据驱动写路径。图4是根据本公开的一个实施例的电流域（currentdomain）中的数据驱动写路径。图5是根据本公开的一个实施例对于电流域中的据驱动写路径的可变强度写驱动器。图6是根据本公开的一个实施例使图3-5的任何或全部实施例与在写操作之前执行读操作的逻辑结合的阵列架构。图7是根据本公开的一个实施例具有自控写操作的写路径架构。图8是根据本公开的一个实施例具有自控读操作的读路径架构。图9A是根据本公开的一个实施例具有自控读操作的读路径架构的源线逻辑。图9B是根据本公开的一个实施例具有自控读操作的读路径架构的超前/滞后检测器。图10是示出根据本公开的一个实施例具有自控读操作的读路径架构的操作的标绘图。图11是根据本公开的一个实施例具有参考图3-10描述的读和写设计架构中的任一个的智能设备或计算机系统或SoC（片上系统）。具体实施例实施例描述对于低功耗的电阻式存储器的写和读操作及设计技术。在一个实施例中，数据驱动写装置用于降低电阻式存储器中的写操作功率。在这样的实施例中，Write0与Write1之间的不对称写开关电流用于降低写操作的功率。例如，写操作中在总写能量的25%与37%之间的功率节省由装置实现。在下列实施例中，术语“Write0”指将逻辑低写入存储器元件的写操作，并且“Write1”指将逻辑高写入存储器元件的写操作。在一个实施例中，装置用于在写操作之前执行读操作。在这样的实施例中，不必要的写通过使用初始低功率读操作而避免。例如在30%范围内的功率节省可在读/写比是50/50时实现。在一个实施例中，提供装置来执行自控写操作。在该实施例中，位单元（即，选择要写入的位单元）一翻转就停止写操作。在一个实施例中，提供装置来执行自控读操作。在该实施例中，一检测到数据就停止读操作。在读功率中例如在10%-25%范围内的功率节省可由装置实现来执行自控读操作。尽管对于电阻式存储器技术的基础存储器元件变化，用于读和写的方法在电气上相似并且被实施例所包含。实施例可以组合来对电阻式存储器实现最佳能量节省。在下列描述中，阐述许多细节以提供对本公开的实施例的更全面的解释。然而，本公开的实施例可在没有这些具体细节的情况下实践，这对于本领域内技术人员将是明显的。在其它实例中，以框图的形式而不详细地示出众所周知的结构和设备，以便避免掩盖本公开的实施例。注意在实施例的对应图中，信号用线表示。一些线可更粗，用于指示更多的组成信号路径，并且/或在一个或多个端处具有箭头，用于指示主要信息流方向。这样的指示不意在为限制性的。相反，这些线结合一个或多个示范性实施例使用以便于更容易地理解电路或逻辑单元。任何表示的信号，如由设计需要或偏好指定的，实际上可包括一个或多个信号，其可在两者中的任一方向上行进并且可用任何适合类型的信号方案实现。在整个说明书和权利要求中，术语“连接”意指连接的事物之间没有任何中间设备的直接电气连接。术语“耦合”意指连接的事物之间的直接电气连接或通过一个或多个被动或主动中间设备的间接连接。术语“电路”意指设置成彼此合作来提供期望功能的一个或多个被动和/或主动部件。术语“信号”意指至少一个电流信号、电压信号或数据/时钟信号。“一”、“一个”和“该”的意思包括复数个参考。“在…中”的意思包括“在…中”和“在…上”。术语“标度”一般指将设计（示意图和布局）从一个工艺技术转换成另一个工艺技术。术语“标度”一般也指在相同技术节点内缩小布局和设备。术语“标度”还可指相对于另一个参数（例如，电力供应水平）调整信号频率（使之减慢）。术语“大致”、“接近”、“近似”、“靠近”和“大约”一般指在目标值的+/-20%内。如本文使用的，除非另外规定，用于描述公共对象的序数词“第一”、“第二”、“第三”等的使用仅仅指示所参考的类似对象的不同实例，并且不意在暗指这样描述的对象必须在时间上、空间上采用排序或采用任何其它方式处于给定序列中。为了实施例的目的，晶体管是金属氧化物半导体（MOS）晶体管，其包括漏极、源极、栅极和块状端子。晶体管还包括三栅极和FinFet晶体管、圆柱体全包围栅极晶体管或实现晶体管功能性的其他设备（像碳纳米管或自旋电子器件）。源极和漏极端子可以是等同元件并且在本文能互换地使用。本领域内技术人员将意识到可使用其他晶体管（例如双极结晶体管-BJT、PNP/NPN、BiCMOS、CMOS、eFET等）而不偏离本公开的范围。术语“MN”指示n型晶体管（例如，NMOS、NPNBJT等）并且术语“MP”指示p型晶体管（例如，PMOS、PNPBJT等）。图2是对于电阻式存储器的常规写路径200。该写路径200由写使能通路门（pass-gates）201和202、写驱动缓冲区203和204以及与它们相应的存取（或选择）晶体管耦合的电阻式存储器元件（即RME0-M10至RMEn-M1n）组成，其中‘n’是等于或大于1的整数。字线（WL）被每个晶体管接收。例如，M10接收WL<0>，并且Mln接收WL<n>，其中‘n’是大于零的整数。WREN（写使能）本文档来自技高网...

【技术保护点】
一种装置，其包括：电阻式存储器单元，其耦合于位线和选择线；第一通路门，其耦合于所述位线；第二通路门，其耦合于所述选择线；和复用器，其可由输入数据操作，所述复用器根据所述输入数据的逻辑水平向所述第一和第二通路门提供控制信号。

【技术特征摘要】
【国外来华专利技术】1.一种装置，其包括：
电阻式存储器单元，其耦合于位线和选择线；
第一通路门，其耦合于所述位线；
第二通路门，其耦合于所述选择线；和
复用器，其可由输入数据操作，所述复用器根据所述输入数据的逻辑水平向所述第一和第二通路门提供控制信号。
2.如权利要求1所述的装置，其中所述复用器接收不同脉宽的至少两个输入。
3.如权利要求2所述的装置，其进一步包括用于调整所述至少两个输入的脉宽的逻辑。
4.如权利要求2所述的装置，其中所述至少两个输入是第一和第二写使能脉冲，所述第一写使能脉冲用于控制将逻辑高写入所述电阻式存储器的持续时间，并且所述第二写使能脉冲用于控制将逻辑低写入所述电阻式存储器的持续时间。
5.如权利要求1所述的装置，其中所述电阻式存储器是以下中的至少一个：
STT-MRAM；
ReRAM；或
CBRAM。
6.如权利要求1所述的装置，其进一步包括：
第一写驱动器，用于驱动到所述第一通路门的输入数据；和
第二写驱动器，用于驱动到所述第二通路门的输入数据的逆。
7.如权利要求1所述的装置，其中所述电阻式存储器是STT-MRAM位单元，其包括：
可由字线控制的选择晶体管；和
与所述选择晶体管串联耦合的磁隧道结（MTJ）设备。
8.一种系统，其包括：
处理器；
无线接口，用于允许所述处理器与另一个设备通信；
存储器，其耦合于所述处理器，所述存储器根据装置权利要求1至7中的任一个；以及
显示单元，用于显示由所述处理器处理的内容。
9.如权利要求8所述的系统，其中所述显示单元是触摸屏。
10.一种装置，其包括：
电阻式存储器单元，其耦合于位线和选择线；
第一通路门，其耦合于所述位线；
第二通路门，其耦合于所述选择线；
第一写驱动器，用于驱动到所述第一通路门的输入数据，所述第一写驱动器具有第一驱动倾斜；和
第二写驱动器，用于驱动到所述第二通路门的所述输入数据的逆，所述第二写驱动器具有第二驱动倾斜，其中所述第一驱动倾斜与所述第二驱动倾斜不同。
11.如权利要求10所述的装置，其进一步包括用于调整所述第一和第二写驱动器的第一和第二驱动倾斜的逻辑。
12.如权利要求11所述的装置，其中所述逻辑用于根据所述输入数据动态调整所述第一和第二写驱动器的第一和第二驱动倾斜。
13.如权利要求10所述的装置，其进一步包括：
可由所述输入数据操作的复用器，所述复用器根据所述输入数据的逻辑水平向所述第一和第二通路门提供控制信号。
14.如权利要求13所述的装置，其中所述复用器接收不同脉宽的至少两个输入。
15.如权利要求14所述的装置，其进一步包括用于调整所述至少两个输入的脉宽的逻辑。
16.如权利要求14所述的装置，其中所述至少两个输入是第一和第二写使能脉冲，所述第一写使能脉冲用于控制将逻辑高写入所述电阻式存储器的持续时间，所述第二写使能脉冲用于控制将逻辑低写入所述电阻式存储器的持续时间。
17.如权利要求10所述的装置，其中所述电阻式存储器是以下中的至少一个：
STT-MRAM；
ReRAM；
PCM；或
CBRAM。
18.如权利要求10所述的装置，其中所述电阻式存储器是STT-MRAM位单元，其包括：
可由字线控制的选择晶体管；和
与所述选择晶体管串联耦合的磁隧道结（MTJ）设备。
19.一种系统，其包括：
处理器；
无线接口，用于允许所述处理器与另一个设备通信；
存储器，其耦合于所述处理器，所述存储器根据装置权利要求10至18中的任一个；以及
显示单元，用于显示由所述处理器处理的内容。
20.如权利要求19所述的系统，其中所述显示单元是触摸屏。
21.一种装置，其包括：
电阻式存储器单元，其耦合于位线和选择线；
第一通路门，其耦合于所述位线；
第二通路门，其耦合于所述选择线；和
差分写驱动器，用于接收差分输入并且驱动到所述第一和第二通路门的差分输出，其中所述差分写驱动器促使所述差分输出的第一输出具有与所述差分输出的第二输出不同的驱动强度。
22.如权利要求21所述的装置，其中所述差分写驱动器包括可调整p型电流源。
23.如权利要求22所述的装置，其进一步包括可变电压发生器，用于根据所述第一或第二输出或两者对所述可调整p型电流源提供偏置。
24.如权利要求21所述的装置，其中所述差分写驱动器包括可调整n型电流源。
25.如权利要求24所述的装置，其进一步可变电压发生器，用于根据所述第一或第二输出或两者对所述可调整n型电流源提供偏置。
26.如权利要求25所述的装置，其中所述可变电压发生器包括：
可由所述第一或第二输出或两者控制的复用器；和
分压器，用于向所述复用器提供多个不同水平的电压。
27.如权利要求21所述的装置，其进一步包括可由所述输入数据操作的复用器，所述复用器根据所述输入数据的逻辑水平向所述第一和第二通路门提供控制信号。
28.如权利要求27所述的装置，其中所述复用器接收不同脉宽的至少两个输入。
29.如权利要求28所述的装置，其进一步包括用于调整所述至少两个输入的脉宽的逻辑。
30.如权利要求28所述的装置，其中所述至少两个输入是第一和第二写使能脉冲，所述第一写使能脉冲用于控制将逻辑高写入所述电阻式存储器的持续时间，并且所述第二写使能脉冲用于控制将逻辑低写入所述电阻式存储器的持续时间。
31.如权利要求21所述的装置，其中所述电阻式存储器是以下中的至少一个：
STT-MRAM；
ReRAM；
PCM；或
CBRAM。
32.如权利要求21所述的装置，其中所述电阻式存储器是STT-MRAM位单元，其包括：
可由字线控制的选择晶体管；和
与所述选择晶体管串联耦合的磁隧道结（MTJ）设备。
33.一种系统，其包括：
处理器；
无线接口，用于允许所述处理器与另一个设备通信；
存储器，其耦合于所述处理器，所述存储器根据装置权利要求21至32中的任一个；以及
显示单元，用于显示由所述处理器处理的内容。
34.如权利要求33所述的系统，其中所述显示单元是触摸屏。
35.一种装置，其包括：
电阻式存储器单元；
比较器，用于比较读数据和写数据，并且用于生成指示读数据是否与写数据相同的输出；和
用于从所述比较器接收输出的逻辑，所述逻辑生成写使能以用于控制直接或间接耦合于所述电阻式存储器单元的通路门。
36.如权利要求35所述的装置，其中如果所述比较器的输出指示所述读数据与所述写数据不同，所述逻辑使能写操作。
37.如权利要求35所述的装置，其中如果所述比较器的输出指示所述读数据与所述写数据相同，所述逻辑禁止写操作。
38.如权利要求35所述的装置，其进一步包括在写操作之前导致读操作的逻辑。
39.如权利要求35所述的装置，其中所述通路门耦合于位线，其耦合于所述电阻式存储器，其中所述通路门是第一通路门，并且其中所述装置进一步包括：
第二通路门，其耦合于选择线，所述选择线耦合于所述电阻式存储器；和
差分写驱动器，用于接收差分输入并且驱动到所述第一和第二通路门的差分输出，其中所述差分写驱动器促使所述差分输出的第一输出具有与所述差分输出的第二输出不同的驱动强度。
40.如权利要求35所述的装置，其进一步包括：
可由所述输入数据操作的复用器，所述复用器根据所述写数据的逻辑水平向所述逻辑单元提供控制信号。
41.如权利要求40所述的装置，其中所述复用器接收具有不同脉宽的至少两个输入。
42.如权利要求41所述的装置，其进一步包括用于调整所述至少两个输入的脉宽的逻辑。
43.如权利要求41所述的装置，其中所述至少两个输入是第一和第二写使能脉冲，所述第一写使能脉冲用于控制将逻辑高写入所述电阻式存储器的持续时间，并且所述第二写使能脉冲用于控制将逻辑低写入所述电阻式存储器的持续时间。
44.如权利要求35所述的装置，其中所述通路门耦合于位线，其耦合于电阻式存储器，其中通路门是第一通路门，并且其中所述装置进一步包括：
第二通路门，其耦合于选择线，所述选择线耦合于所述电阻式存储器；
第一写驱动器，用于驱动到所述第一通路门的输入数据，所述第一写驱动器具有第一驱动倾斜；和
第二写驱动器，用于驱动到所述第二通路门的所述输入数据的逆，所述第二写驱动器具有第二驱动倾斜，其中所述第一驱动倾斜与所述第二驱动倾斜不同。
45.如权利要求44所述的装置，其进一步包括用于调整所述第一和第二写驱动器的第一和第二驱动倾斜的逻辑。
46.如权利...

【专利技术属性】
技术研发人员：L·魏，F·哈姆早格鲁，Y·王，N·J·奥古斯特，B·C·林，C·德雷，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US