抗干扰高精度过零检测方法技术

本发明专利技术公开了一种抗干扰高精度过零检测方法，可编程逻辑器件FPGA/CPLD检测到第一光耦开关电路输出的方波信号S3的下降沿，开始计数，计数到交流信号的前一周波计数值的一半时，通过I/O输出窄脉冲信号，记为S5，即为交流信号在当前周波的过零点，检测到第二光耦开关电路输出的方波信号S4的下降沿，停止计数，计数值作为交流信号在当前周波的计数值。本发明专利技术对所检测交流信号幅值波动不敏感，能将基波交流信号的过零点锁定在方波信号S3下降沿与方波信号S4下降沿之间的中点时刻，再在可编程逻辑器件FPGA/CPLD中通过简单的程序处理就能够精确的判断基波交流信号的过零点，具有抗干扰性强、适用性强、精度高的优点。

【技术实现步骤摘要】

本专利技术涉及一种检测方法，特别是一种抗干扰高精度过零检测方法。
技术介绍
随着非线性负荷的广泛应用，高次谐波同高频毛刺、串扰噪声一样成为电网中不可忽视的干扰因素，使得交流信号在过零点易发生抖动，导致过零检测时出现多过零现象和实际基波零点与提取的零点误差比较大，致使无功补偿装置在过零点处开关投入时涌流较大，切除时易生燃弧，降低了无功补偿装置的寿命。为解决上述问题，现有过零检测装置主要有：1)利用交流信号在过零点处光耦器件截止的特性实现过零检测，但光耦器件的截止点并不严格对应于交流信号的过零点，检测脉冲宽度也受交流信号幅值波动的影响，适应性差，同时难以克服过零点受高次谐波、高频毛刺、串扰噪声的干扰，使得检测误差大、过零不精确。2)使用滞环比较器避开过零点的干扰，但会引入比较大的相位误差，同样在谐波畸变率较大的场合难以准确检测过零点。3)使用DSP等微处理器对交流信号采样，引入数字锁相算法进行滤波，提取过零点，但计算复杂，硬件成本较高。
技术实现思路
本专利技术所要解决的技术问题是提供一种抗干扰高精度过零检测方法，具有抗干扰强、适应性强、精度高的特点，适用于过零无功补偿。为解决上述技术问题，本专利技术所采用的技术方案是：一种抗干扰高精度过零检测方法，其特征在于包含以下步骤：步骤一：电压互感器或者电流互感器转变的低电压模拟交流信号，记为S0，输入到所述交流信号限制电路的输入端；步骤二：交流信号限制电路将电压互感器或者电流互感器转变的低电压模拟交流信号限制在第一滞环比较器和第二滞环比较器的可输入范围内；步骤三：参考电压电路为第一滞环比较器提供参考电压Uref，其中R2＝R5＝R′，R3＝R4＝R7＝R8＝R，UDZ双向稳压管D1的稳压值.；步骤四：第一滞环比较器将交流信号限制电路输出的低压交流模拟信号与阈值电压UT1，UT2比较转换成方波信号，记为S1，其中R10＝R′，R9＝R，UDZ双向稳压管D2的稳压值；步骤五：第二滞环比较器将交流信号限制电路输出的低压模拟信号与阈值电压U′T1，U′T2比较转换成方波信号，记为S2，其中R14＝R′，R13＝R，UDZ双向稳压管D4的稳压电压；步骤六：第一电压跟随器隔离第一光耦开关电路对第一滞环比较器输出电压的影响；步骤七：第二电压跟随器隔离第二光耦开关电路对第二滞环比较器输出电压的影响；步骤八：第一光耦开关电路隔离电源VCC与可编程逻辑器件FPGA/CPLD的电源VDD，并将双极性方波信号转变成适合可编程逻辑器件FPGA/CPLD输入的同频同相的单极性方波信号，记为S3；步骤九：第二光耦开关电路隔离电源VCC与可编程逻辑器件FPGA/CPLD的电源VDD，并将双极性方波信号转变成适合可编程逻辑器件FPGA/CPLD输入的同频同相的单极性方波信号，记为S4；步骤十：可编程逻辑器件FPGA/CPLD根据第一光耦开关电路和第二光耦开关电路输出的方波信号S3、S4检测过零点；步骤十一：可编程逻辑器件FPGA/CPLD检测到第一光耦开关电路输出的方波信号S3的下降沿，开始计数；步骤十二：可编程逻辑器件FPGA/CPLD计数到交流信号的前一周波计数值的一半时，通过I/O输出窄脉冲信号，记为S5，即为交流信号在当前周波的过零点；步骤十三：可编程逻辑器件FPGA/CPLD检测到第二光耦开关电路输出的方波信号S4的下降沿，停止计数，计数值作为交流信号在当前周波的计数值。进一步地，所述第一光耦开关电路和第二光耦开关电路中的单相稳压管D5、D6的稳压值相同，可以滤除低于其稳压值的干扰脉冲。进一步地，所述参考电压电路、第一滞环比较器、第二滞环比较器中的各电阻阻值满足R3＝R4＝R7＝R8＝R9＝R13＝R，R2＝R5＝R10＝R14＝R′，R1＝R11＝R15。进一步地，所述参考电压电路、第一滞环比较器、第二滞环比较器中的各双向稳压管的稳压值满足UD1＝UD2＝UD4＝UDZ。进一步地，所述第一滞环比较器阈值电压UT1与第二滞环比较器的阈值电压U′T2相等。进一步地，所述集成运算放大器优先采用相同型号，均由电源VCC、VSS供电。进一步地，所述第一光耦开关电路与第二光耦开关电路中光耦器件优先采用相同型号。本专利技术与现有技术相比，具有以下优点和效果：能够有效的抗高次谐波、高频毛刺、串扰噪声的干扰，而且对所检测交流信号幅值波动不敏感，能将基波交流信号的过零点锁定在方波信号S3下降沿与方波信号S4下降沿之间的中点时刻，再在可编程逻辑器件FPGA/CPLD中通过简单的程序处理就能够精确的判断基波交流信号的过零点，因此具有抗干扰性强、适用性强、精度高的优点。附图说明图1是本专利技术的抗干扰高精度过零检测装置的电路图。具体实施方式下面结合附图并通过实施例对本专利技术作进一步的详细说明，以下实施例是对本专利技术的解释而本专利技术并不局限于以下实施例。如图1所示，抗干扰高精度交流信号过零检测装置包括交流信号限制电路、参考电压电路、第一滞环比较器、第一电压跟随器、第一光耦开关电路、第二滞环比较器、第二电压跟随器、第二光耦开关电路、可编程逻辑器件FPGA/CPLD。电压互感器或者电流互感器转变的低电压模拟交流信号，记为S0，输入到交流信号限制电路的输入端，交流信号限制电路的输出端连接第一滞环比较器和第二滞环比较器的反相输入端，参考电压电路的输出端连接第一滞环比较器的同相输入端，第一滞环比较器输出端连接第一电压跟随器的同相输入端，第一电压跟随器的输出端连接第一光耦开关电路的阳极输入端，第二滞环比较器的输出端连接第二电压跟随器的同相输入端，第二电压跟随器的输出端连接第二光耦开关电路的阳极输入端，第一光耦开关电路的集电极输出端和第二光耦开关电路的集电极输出端分别连接可编程逻辑器件FPGA/CPLD的I/O输入口，可编程逻辑器件的I/O输出口连接无功补偿装置投切开关的驱动器。交流信号限制电路将电压互感器或者电流互感器转变的低电压模拟交流信号限制在第一滞环比较器和第二滞环比较器的可输入范围内。该电路由限流电阻R6与双向稳压管D3组成。限流电阻R6一端连接交流信号限制电路的输入端，另一端连接双向稳压管D3的一端。双向稳压管D3的另一端接地GND。限流电阻R6、双向稳压管D3分别限制交流信号电流大小和电压幅值。参考电压电路为第一滞环比较器提供参考电压Uref，如公式(1)所示。该电路由分压电阻R1、双向稳压管D1、差分比例运算电路组成。电阻R2、R3、R4、R5、R7、R8和集成运算放大器AR1构成差分比例运算电路。分压电阻R1一端连接电源VCC，另一端连接双向稳压管D1的一端，同时经电阻R2连接于集成运算放大器AR1的同相输入端。双向稳压管的另一端经电阻R5连接于集成运算放大器AR1的反相输入端，同时接地GND。电阻R7串联电阻R8，跨接于集成运算放大器AR1的反相输入端与输出端之间。电阻R3一端连接集成运算放大器AR1的同相输入端，另一端与电阻R4串联后接地GND。Uref=2RR′UDZ---(1)]]>其中R2＝R5＝R′，R3＝R4＝R7＝R8＝R，UDZ双向稳压管D1的稳压值。第一滞环比较器将交流信号限制电路输出的低压交流模拟信号与阈值电压UT1，UT2比较转换成方波信号，记为S1。阈值电本文档来自技高网...

【技术保护点】
一种抗干扰高精度过零检测方法，其特征在于包含以下步骤：步骤一：电压互感器或者电流互感器转变的低电压模拟交流信号，记为S0，输入到所述交流信号限制电路的输入端；步骤二：交流信号限制电路将电压互感器或者电流互感器转变的低电压模拟交流信号限制在第一滞环比较器和第二滞环比较器的可输入范围内；步骤三：参考电压电路为第一滞环比较器提供参考电压Uref，其中R2＝R5＝R'，R3＝R4＝R7＝R8＝R，UDZ双向稳压管D1的稳压值.；步骤四：第一滞环比较器将交流信号限制电路输出的低压交流模拟信号与阈值电压UT1，UT2比较转换成方波信号，记为S1，其中R10＝R'，R9＝R，UDZ双向稳压管D2的稳压值；步骤五：第二滞环比较器将交流信号限制电路输出的低压模拟信号与阈值电压U'T1，U'T2比较转换成方波信号，记为S2，其中R14＝R'，R13＝R，UDZ双向稳压管D4的稳压电压；步骤六：第一电压跟随器隔离第一光耦开关电路对第一滞环比较器输出电压的影响；步骤七：第二电压跟随器隔离第二光耦开关电路对第二滞环比较器输出电压的影响；步骤八：第一光耦开关电路隔离电源VCC与可编程逻辑器件FPGA/CPLD的电源VDD，并将双极性方波信号转变成适合可编程逻辑器件FPGA/CPLD输入的同频同相的单极性方波信号，记为S3；步骤九：第二光耦开关电路隔离电源VCC与可编程逻辑器件FPGA/CPLD的电源VDD，并将双极性方波信号转变成适合可编程逻辑器件FPGA/CPLD输入的同频同相的单极性方波信号，记为S4；步骤十：可编程逻辑器件FPGA/CPLD根据第一光耦开关电路和第二光耦开关电路输出的方波信号S3、S4检测过零点；步骤十一：可编程逻辑器件FPGA/CPLD检测到第一光耦开关电路输出的方波信号S3的下降沿，开始计数；步骤十二：可编程逻辑器件FPGA/CPLD计数到交流信号的前一周波计数值的一半时，通过I/O输出窄脉冲信号，记为S5，即为交流信号在当前周波的过零点；步骤十三：可编程逻辑器件FPGA/CPLD检测到第二光耦开关电路输出的方波信号S4的下降沿，停止计数，计数值作为交流信号在当前周波的计数值。...

【技术特征摘要】
1.一种抗干扰高精度过零检测方法，其特征在于包含以下步骤：步骤一：电压互感器或者电流互感器转变的低电压模拟交流信号，记为S0，输入到所述交流信号限制电路的输入端；步骤二：交流信号限制电路将电压互感器或者电流互感器转变的低电压模拟交流信号限制在第一滞环比较器和第二滞环比较器的可输入范围内；步骤三：参考电压电路为第一滞环比较器提供参考电压Uref，其中R2＝R5＝R'，R3＝R4＝R7＝R8＝R，UDZ双向稳压管D1的稳压值.；步骤四：第一滞环比较器将交流信号限制电路输出的低压交流模拟信号与阈值电压UT1，UT2比较转换成方波信号，记为S1，其中R10＝R'，R9＝R，UDZ双向稳压管D2的稳压值；步骤五：第二滞环比较器将交流信号限制电路输出的低压模拟信号与阈值电压U'T1，U'T2比较转换成方波信号，记为S2，其中R14＝R'，R13＝R，UDZ双向稳压管D4的稳压电压；步骤六：第一电压跟随器隔离第一光耦开关电路对第一滞环比较器输出电压的影响；步骤七：第二电压跟随器隔离第二光耦开关电路对第二滞环比较器输出电压的影响；步骤八：第一光耦开关电路隔离电源VCC与可编程逻辑器件FPGA/CPLD的电源VDD，并将双极性方波信号转变成适合可编程逻辑器件FPGA/CPLD输入的同频同相的单极性方波信号，记为S3；步骤九：第二光耦开关电路隔离电源VCC与可编程逻辑器件FPGA/CPLD的电源VDD，并将双极性方波信号转变成适合可编程逻辑器件FPGA/CPLD输入的同频同相的单极性方波信号，记为S4；步骤十：可编程逻辑器件FPGA/CPLD根据第一光耦开关电路和第二光耦开关电...

【专利技术属性】
技术研发人员：王宗臣，夏文，夏武，钱培泉，王春生，王新明，冯国伟，杨建，
申请(专利权)人：江苏现代电力科技股份有限公司，
类型：发明
国别省市：江苏;32