标准单元电路制造技术

本发明专利技术提供一种标准单元电路，其包含：标准单元，耦接到至少一电阻；以及第一阻性设备，耦接到该标准单元并提供第一电流路径来让第一电流流过。本发明专利技术所提出的标准单元电路能够减少寄生阻抗，获得更好的电路性能。

【技术实现步骤摘要】

本专利技术有关于一种半导体设备；更具体地，是关于一种标准单元(standardcell)电路。
技术介绍
最近几年，数字电路的不断加快的速度以及不断增多的功能导致了半导体集成电路设备的加速与整合。随着电路的尺寸越来越大，半导体集成电路设备的布局一般都用标准单元库来设计。标准单元是一组晶体管与互连结构，用来提供布尔逻辑功能(例如AND，OR，XOR，XNOR，反相器)或存储功能(触发器或锁存器)。可是，标准单元布局中的寄生阻抗可在先进工艺技术(例如FinFet技术)中大幅增加。这是因为在标准单元布局中使用的增加的阻性互连，例如MEOL(middle-end-of-line)与BEOL(back-end-of-line)。这种寄生阻抗导致标准单元的性能不佳。举例来说，随着寄生阻抗的增加，标准单元元件的反应速度下降，这使得标准单元元件的反应速度的性能下降。为了解决这个问题，下文介绍几种新型标准单元电路结构来减少寄生阻抗。
技术实现思路
因此，本专利技术为了减少标准单元电路的寄生阻抗，特提供新型的标准单元电路结构。本专利技术的一方面提供一种标准单元电路，包含：标准单元，耦接到至少一电阻；以及第一阻性设备，耦接到该标准单元并提供第一电流路径来让第一电流流过。本专利技术另一方面提供一种标准单元电路，包含：标准单元，耦接到至少一电阻；以及第一虚拟晶体管，耦接到该标准单元。本专利技术所提出的标准单元电路能够减少寄生阻抗，获得更好的电路性能。本专利技术的这些及其他的目的对于本领域的技术人员来说，在阅读了下述优选实施例的详细说明以后是很容易理解和明白的，所述优选实施例通过多幅图予以揭示。附图说明图1显示本专利技术的第一实施例的第一示例标准单元电路。图2显示本专利技术的第二实施例的第二示例标准单元电路。图3显示本专利技术的第三实施例的第三示例标准单元电路。图4显示本专利技术的第四实施例的第四示例标准单元电路。图5显示本专利技术的第五实施例的第五示例标准单元电路。图6显示本专利技术的第六实施例的第六示例标准单元电路。图7显示本专利技术的第七实施例的第七示例标准单元电路。图8显示本专利技术的第八实施例的第八示例标准单元电路。图9显示本专利技术的第九实施例的第九示例标准单元电路。图10显示本专利技术的第十实施例的第十示例标准单元电路。图11显示本专利技术的第十一实施例的第十一示例标准单元电路。图12显示本专利技术的第十二实施例的第十二示例标准单元电路。图13显示本专利技术的第十三实施例的第十三示例标准单元电路。图14显示本专利技术的第十四实施例的第十四示例标准单元电路。图15显示本专利技术的第十五实施例的第十五示例标准单元电路。图16显示本专利技术的第十六实施例的第十六示例标准单元电路。图17显示本专利技术的第十七实施例的第十七示例标准单元电路。具体实施方式本说明书及权利要求书使用了某些词语代指特定的组件。本领域的技术人员可理解的是，制造商可能使用不同的名称代指同一组件。本文件不通过名字的差别，而通过功能的差别来区分组件。在以下的说明书和权利要求书中，词语“包括”是开放式的，因此其应理解为“包括，但不限于...”。如前所述，寄生阻抗会造成标准单元的性能降低。为了解决这个问题，本专利技术特提供几个新的标准单元电路结构来降低寄生阻抗。图1显示根据本专利技术第一实施例的第一示例标准单元电路。标准单元电路100可包含至少一输入节点IN，输出节点OUT，标准单元(例如图1所示的由晶体管T1与T2组成的反相器)以及至少一个阻性设备耦接到标准单元来提供阻性或电流路径供电流流过。根据本专利技术一实施例，阻性设备可为任何能够提供电流路径或阻性路径来降低标准单元100的整体寄生阻抗的设备。举例来说，虽然实施例并没有限制到本范例，这仅仅是本专利技术的一个实施例。阻性设备可以是一个晶体管(也被称作虚拟晶体管，因为这是一个额外设备耦接到标准单元且在本专利技术的实施例中可被开启也可不被开启)。如图1所示，在本专利技术的一实施例中，虚拟晶体管TD1耦接在晶体管T1的源极与供电电源之间，以及虚拟晶体管TD2耦接在晶体管T2的源极与地之间。在本专利技术的一些实施例中，阻性设备与标准单元的寄生电阻(例如电阻R1及R2)可平行耦接。举例来说，如图1所示，虚拟晶体管TD1与电阻R1平行耦接在晶体管T1的源极与供电电源之间，虚拟晶体管TD2与电阻R2平行耦接在晶体管T2的源极与地之间。虚拟晶体管TD1的漏极耦接到晶体管T1的源极而虚拟晶体管TD2的漏极耦接到晶体管T2的源极。另外，在本专利技术的第一实施例中，虚拟晶体管TD1的栅极耦接到虚拟晶体管TD2的栅极。需要注意的是，本实施例中的电阻R1及R2是用来方便表示标准单元的寄生电阻，并非用来限制电阻R1及R2为有形电阻元件，也不是用来限制标准单元需要耦接到如图所示的R1及R2那样的有形电阻元件。因为虚拟晶体管TD1的栅极耦接到虚拟晶体管TD2的栅极，虚拟晶体管TD1与TD2的栅极电极的电压是悬浮的(floating)。因此，在本实施例中，虚拟晶体管TD1及TD2可不被完全开启。可是，只要虚拟晶体管TD1与/或TD2被开启，电流I1与/或I2能流过来产生一个或多个与电阻R1及/或R2平行的额外的阻性或电流路径。这样，标准单元电路100的寄生阻抗可被降低。请注意，虽然图1中的标准单元是反相器，本专利技术并不限制于此。如上所述的提供阻性或电流路径来减小标准单元的寄生阻抗的概念可应用于标准单元库中的任何单元，例如提供布尔逻辑功能(例如AND，OR，XOR，XNOR，反相器)的标准单元，提供存储功能(触发器或锁存)的标准单元，以及其他的标准单元。图2显示根据本专利技术的第二实施例的第二标准单元电路的范例。标准单元电路200可包含至少一个输入输入节点IN，输出节点OUT，标准单元(例如图2中由晶体管T1与T2组成的反相器)以及至少一阻性设备耦接到标准单元来提供一个阻性或电流路径让电流流过。根据本专利技术一实施例，阻性设备可以是能够提供电流路径或阻性路径来降低标准单元电路200的整体寄生阻抗的任何设备。举例来说，虽然本实施例并没有限定于本范例，在本专利技术一实施例中，阻性设备可为晶体管(也被称作虚拟晶体管)。图2所示的电路与图1中的类似，其区别点在于，在本专利技术的第二实施例中，虚拟晶体管TD1的栅极绑到零(即逻辑低或低电压，图中以“Tie-0”表示)而且虚拟晶体管TD2的栅极绑到1(即逻辑高或高电压，图中以“Tie-1”表示)。因此，本实施例中，虚拟晶体管TD1与TD2能被全部开启，电流I1与I2能流过来产生额外的与电阻R1与R2平行的阻性或电流路径。这样，标准单元电路200的寄生阻抗可被降低。请注意，虽然图2中的标准单元是一个反相器，本专利技术应不被限制于此。如上所述的提供阻性或电流路径来减小标准单元的寄生阻抗的概念可应用于标准单元库中的任何单元，例如提供布尔逻辑功能(例如AND，OR，XOR，XNOR，反相器)的标准单元，提供存储功能(触发器或锁存)的标准单元，以及其他的标准单元。图3显示根据本专利技术第三实施例的第三范例的标准单元电路。标准单元电路300可包含至少一输入节点IN，输出节点OUT，标准单元(例如图3所示由晶体管T1与T2组成的反相器)以及至少一阻性设备耦接到标准单元来提供一个阻性或电流路径让电流流过。根据本专利技术一实施例，阻性设备可以是能够提供电本文档来自技高网...

【技术保护点】
一种标准单元电路，包含：标准单元，耦接到至少一电阻；以及第一阻性设备，耦接到该标准单元并提供第一电流路径来让第一电流流过。

【技术特征摘要】
2015.07.15 US 62/192,745;2016.05.31 US 15/168,5071.一种标准单元电路，包含：标准单元，耦接到至少一电阻；以及第一阻性设备，耦接到该标准单元并提供第一电流路径来让第一电流流过。2.如权利要求1所述的标准单元电路，其特征在于，该第一阻性设备是晶体管。3.如权利要求1所述的标准单元电路，其特征在于，该第一阻性设备与该电阻是平行耦接的。4.如权利要求1所述的标准单元电路，其特征在于，该标准单元包含第一晶体管，其中该第一阻性设备耦接在该第一晶体管的源极与供电电源之间。5.如权利要求1所述的标准单元电路，其特征在于，该标准单元包含第一晶体管，其中该第一阻性设备耦接在该第一晶体管的源极与地之间。6.如权利要求1所述的标准单元电路，其特征在于，该标准单元包含第一晶体管与第二晶体管，其中该第一阻性设备耦接在该第一晶体管的漏极与该第二晶体管的漏极。7.如权利要求1所述的标准单元电路，其特征在于，该至少一电阻是该标准单元的寄生电阻。8.如权利要求1所述的标准单元电路，其特征在于，该标准电路更包含：第二阻性设备，耦接到该标准单元并提供第二电流路径来让第二电流流过。9.如权利要求8所述的标准单元电路，其特征在于，该第二阻性设备是晶体管。10.如权利要求8所述的标准单元电路，其特征在于，该标准单元包含第一晶体管与第二晶体管，其中该第一阻性设备耦...

【专利技术属性】
技术研发人员：池其辉，休·托马斯·梅尔，黄绍华，林文一，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71