具有导线上方的蚀刻停止层的互连结构制造技术

本发明专利技术的实施例提供了用于集成电路的多层互连结构，包括衬底上方的第一介电层和部分暴露在第一介电层上方的导线。结构还包括第一介电层和暴露的导线上方的蚀刻停止层，以及蚀刻停止层上方的第二介电层。第二介电层和蚀刻停止层提供部分暴露导线的贯通孔。结构还包括设置在贯通孔中的通孔，和设置在通孔上方并且通过该通孔链接至导线的另一导线。本发明专利技术的实施例还公开了形成多层互连结构的方法。当由于覆盖误差引起贯通孔未对准时，蚀刻停止层减少了第一和第二介电层的横向和垂直蚀刻。本发明专利技术的实施例还涉及具有导线上方的蚀刻停止层的互连结构。

【技术实现步骤摘要】

本专利技术涉及具有导线上方的蚀刻停止层的互连结构。
技术介绍
半导体集成电路(IC)工业经历了快速增长。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC演进过程中，功能密度(即，单位芯片面积中的互连器件的数量)通常都在增加，同时几何尺寸(即，可使用制造工艺创建的最小组件(或线))减小。这种规模缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这种按比例缩小还增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要在IC处理和制造中有类似的发展。例如，多层互连用于连接各种器件(晶体管、电阻器、电容器等)，以形成IC。在典型的互连结构中，导线(如，铜引线)位于堆叠的介电层中并且通过一层至另一层的通孔来连接。通常使用单镶嵌或双镶嵌工艺来制造铜引线和通孔。在这种工艺中，图案化下面的介电层，以形成沟槽，然后利用铜来过填充沟槽，并且使用化学机械平坦化(CMP)来去除过多的铜，从而在沟槽中形成铜引线。随后，另一介电层形成在下面的介电层上方，并且重复以上工艺，以形成通孔和上层铜引线。利用光刻(或光蚀刻)工艺来图案化多个介电层。有时，光刻工艺之间的覆盖误差会导致通孔关于目标铜引线未对准。未对准的通孔会导致与附近的铜引线的偶然的桥接(短路)，产生IC缺陷；或导致下面的介电层的过多的蚀刻，产生IC可靠性问题。随着IC小型化的继续，这种通孔-引线未对准问题变得更加麻烦。
技术实现思路
为了解决现有技术中的问题，根据本专利技术的一些实施例提供了一种器件，包括：衬底；第一介电层，位于所述衬底上方；导线，所述导线的第一部分位于所述第一介电层中并且所述导线的第二部分设置在所述第一介电层上方；蚀刻停止层，位于所述第一介电层和所述导线上方；第二介电层，位于所述蚀刻停止层上方，其中，所述蚀刻停止层包括与所述第一介电层和所述第二介电层的材料不同的介电材料，并且其中，所述第二介电层和所述蚀刻停止层提供部分暴露所述导线的开口；以及通孔，设置在所述开口中并且链接至所述导线。根据本专利技术的另一些实施例，提供了一种用于制造集成电路的多层互连结构的方法，包括：提供器件，所述器件包括：衬底；第一介电层，位于所述衬底上方；和导线，位于所述第一介电层中，其中，所述导线的顶面和所述第一介电层的顶面共面；开槽所述第一介电层的顶面，使得所述导线的第一部分位于所述第一介电层上方；在所述第一介电层和所述导线的第一部分上方沉积蚀刻停止层；在所述蚀刻停止层上方沉积第二介电层；对所述第二介电层和所述蚀刻停止层执行蚀刻工艺，以形成部分暴露所述导线的贯通孔，其中，所述蚀刻工艺中的蚀刻停止层的蚀刻速率比所述蚀刻工艺中的所述第二介电层的蚀刻速率慢；以及在所述贯通孔中形成通孔。根据本专利技术的又一些实施例，提供了一种用于制造集成电路的多层互连结构的方法，包括：提供器件，所述器件包括：衬底；第一介电层，位于所述衬底上方；和导线，位于所述第一介电层中，其中，所述导线的顶面和所述第一介电层的顶面共面；开槽所述第一介电层的顶面，使得所述导线的第一部分暴露在所述第一介电层的顶面的上面；在所述第一介电层和所述导线的第一部分上方形成蚀刻停止层，所述蚀刻停止层具有共形截面轮廓；在所述蚀刻停止层上方沉积第二介电层，其中，所述第一介电层和所述第二介电层具有相同的材料；蚀刻所述第二介电层和所述蚀刻停止层，以形成部分暴露所述导线的贯通孔，其中，所述蚀刻停止层具有比所述第二介电层慢的蚀刻速率；以及在所述贯通孔中形成通孔。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1A和图1B是根据本专利技术的各个方面构建的IC的多层互连的顶视图和截面图。图2A和图2B是具有通孔-引线未对准的IC的多层互连的顶视图和截面图，以示出本专利技术的方面。图3示出了根据一些实施例的制造具有图1A和图1B的多层互连的IC的方法的流程图。图4、图5、图6、图7、图8、图8A、图9和图10是根据一些实施例的根据图3的方法形成IC的多层互连的截面图。图11示出了根据一些实施例的制造具有多层互连的IC的另一种方法的流程图。图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A和图16B是根据一些实施例的根据图11的方法形成IC的多层互连的截面图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。本专利技术通常涉及半导体器件。更具体地，本专利技术涉及用于集成电路(IC)的多层互连结构。本专利技术的一个方面在于，提供了多层互连中的导线上方的保护层。在由于在形成贯通孔时的光刻覆盖误差而引起的通孔-引线未对准的情况中，保护层最小化下面的介电层的横向和垂直过蚀刻。这有效地防止通孔与附近的引线的偶然短路。还通过限制与金属扩散至下面的介电层中相关联的电迁移(EM)和经时介电击穿(TDDB)提高了器件可靠性。图1A示出了半导体器件100的顶视图，而图1B示出了沿着图1A的线“1-1”的半导体器件100的截面图。参考图1A和图1B，根据本专利技术所构建的，半导体器件100包括衬底102和多层互连结构103。为了简洁的目的，互连结构103被示出为具有两层导线。第一层包括导线106A和106B(合称为106A/B)，并且第二层包括导线116A。通过通孔112A互连这两层。应该注意，在各个实施例中，互连结构103可以包括两层以上的导线，诸如五层、七层或复杂IC中的更多的层。另外，互连结构103可以包括106A/B层下面和/或116A层上面的一层或多层导线。在实施例中，衬底102包括硅衬底(如，晶圆)。可选地，衬底102可以包括：其他元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在又一可选方式中，衬底102是绝缘体上半导体(SOI)。衬底102包括有源器件，诸如p型场效应晶体管(PFET)、n型FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、本文档来自技高网...

【技术保护点】
一种器件，包括：衬底；第一介电层，位于所述衬底上方；导线，所述导线的第一部分位于所述第一介电层中并且所述导线的第二部分设置在所述第一介电层上方；蚀刻停止层，位于所述第一介电层和所述导线上方；第二介电层，位于所述蚀刻停止层上方，其中，所述蚀刻停止层包括与所述第一介电层和所述第二介电层的材料不同的介电材料，并且其中，所述第二介电层和所述蚀刻停止层提供部分暴露所述导线的开口；以及通孔，设置在所述开口中并且链接至所述导线。

【技术特征摘要】
2015.06.26 US 14/751,5431.一种器件，包括：衬底；第一介电层，位于所述衬底上方；导线，所述导线的第一部分位于所述第一介电层中并且所述导线的第二部分设置在所述第一介电层上方；蚀刻停止层，位于所述第一介电层和所述导线上方；第二介电层，位于所述蚀刻停止层上方，其中，所述蚀刻停止层包括与所述第一介电层和所述第二介电层的材料不同的介电材料，并且其中，所述第二介电层和所述蚀刻停止层提供部分暴露所述导线的开口；以及通孔，设置在所述开口中并且链接至所述导线。2.根据权利要求1所述的器件，其中，所述通孔设置在所述导线的顶面上方。3.根据权利要求1所述的器件，其中，所述通孔设置在所述导线的顶面和侧壁表面上方。4.根据权利要求1所述的器件，还包括：另一导线，设置在所述通孔上方并且通过所述通孔链接至所述导线。5.根据权利要求1所述的器件，其中，所述导线的第二部分具有介于所述导线的顶面与侧壁表面之间的圆形边缘。6.根据权利要求1所述的器件，其中，所述第一介电层和所述第二介电层包括相同的低K介电材料。7.根据权利要求1所述的器件，其中，所述蚀刻停止层具有比所述第一介电层和所述第二介电层大的密度。8.根据权利要求1所述的器件，其中，所述第一介电层和所述第二介电层的每一个都包括低K介电材料，并且所述蚀刻停止层包括选自SiCN、Si...

【专利技术属性】
技术研发人员：蔡政勋，李忠儒，眭晓林，包天一，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71