本发明专利技术涉及一种钞票识别模块，包括SOC片上系统、与所述SOC片上系统相连接的检测传感器、内存芯片、FLASH存储器以及电源模块，所述检测传感器包括多光谱CIS传感器与厚度传感器，所述SOC片上系统包括用于实现钞票识别功能的CPU硬核以与所述CPU硬核通过内部互联总线相连接以进行数据传输的用于采集钞票信息的FPGA硬件。本发明专利技术钞票识别模块通过采用SOC片上系统实现了FPGA+CPU硬核的硬件架构，同时在CPU硬核与FPGA之间还采用高速的内部互联总线，不仅解决了数据传输带宽问题，而且极大的降低的硬件成本。
【技术实现步骤摘要】
本专利技术属于金融设备
，具体涉及一种钞票识别模块。
技术介绍
目前已有的钞票识别模块多数采用的实现方案是CPU芯片(多个或者单个，或者多核或单核)+FPGA芯片，即识别算法运算与数据采集逻辑分离。当FPGA采集完图像信息后，将会使用高速接口传输到主控芯片的内存芯片中，然后运行在CPU芯片中的识别算法将会进行识别。此CPU芯片+FPGA芯片的硬件架构，不仅电路设计复杂度高，而且由于FPGA芯片与CPU芯片之间的数据传输带宽有限制，无法解决高速的、多光谱图像的大数据量数据传输问题，造成必须采用多个CPU芯片分任务进行处理，造成电路设计复杂进一步提高，成本进一步增加。
技术实现思路
本专利技术的目的在于解决上述技术问题而提供一种硬件成本低且能提高数据传输带宽的钞票识别模块。为实现上述目的，本专利技术采用如下技术方案：一种钞票识别模块，包括SOC片上系统、与所述SOC片上系统相连接的检测传感器、内存芯片、FLASH存储器以及电源模块，所述检测传感器包括多光谱CIS传感器与厚度传感器，所述SOC片上系统包括用于实现钞票识别功能的CPU硬核以与所述CPU硬核通过内部互联总线相连接以进行数据传输的用于采集钞票信息的FPGA硬件。所述多光谱CIS传感器为至少两个。所述SOC片上系统连接磁传感器。所述CPU硬核具有USB接口和\\或串行接口。本专利技术钞票识别模块通过采用SOC片上系统，实现了FPGA+CPU硬核的硬件架构，同时在CPU硬核与FPGA之间还采用高速的内部互联总线，不仅解决了数据传输带宽问题，而且极大的降低的硬件成本。附图说明图1出示了本专利技术实施例提供的钞票识别模块的结构示意图。具体实施方式下面，结合实例对本专利技术的实质性特点和优势作进一步的说明，但本专利技术并不局限于所列的实施例。参见图1所示，一种钞票识别模块，包括SOC片上系统、与所述SOC片上系统相连接的检测传感器、内存芯片、FLASH存储器以及用于给该钞票识别模块的用电部件提供工作电压的电源模块，所述检测传感器包括多光谱CIS传感器与厚度传感器，所述SOC片上系统包括用于实现钞票识别功能的CPU硬核以与所述CPU硬核通过内部互联总线相连接以进行数据传输的用于采集钞票信息的FPGA硬件。本专利技术的钞票识别模块，是基于SOC片上系统实现的钞票识别模块，基于此种架构的硬件方案的钞票识别模块，利用SOC片上系统提供的功能，在一个芯片上实现了FPGA采集图像以及对钞票信息的识别，且由于CPU硬核、FPGA硬件分别执行不同的功能，并通过内部互联总线相连接实现数据的传送，因而可以大幅提高钞票识别速度，且可以大幅降低硬件成本。本专利技术中，所述SOC片上系统可采用ZYNQ7000系列芯片，即双核ARM+FPGA的架构，也可以是单核高频CPU硬核，或者是多核CPU。CPU硬核与FPGA硬件之间采用内部互联总线，带宽可以超过100MBps。而目前现有的CPU芯片+FPGA芯片架构的钞票识别模块，多数采用DSP+FPGA硬件，DSP芯片与FPGA芯片之间的通信接口一般采用HPI接口，总线带宽会限制在20MBps上下。由此，本专利技术的基于SOC的钞票识别模块，可以处理更多种光谱的图像，从而钞票识别更加可靠，也可以处理更高速度的钞票，为高速金融自助设备终端打下基础。具体的实现时，本专利技术中，所述多光谱CIS传感器为至少两个。进一步的，所述SOC片上系统连接钞票检测识别用的磁传感器。其中，所述CPU硬核具有USB接口和\\或串行接口。所述磁传感器、厚度检测传感器以及多光谱CIS传感器可以采用现有钞票识别模块中的相应的检测识别用的器件即可。本专利技术通过采用SOC，可以实现利用单颗芯片实现钞票的数据采集、图像的灰度均匀校正和亮度调节、钞票进出模块的检测与控制、钞票信息的识别等功能，从而降低了硬件成本和电路设计复杂度。本专利技术还可以大幅提高的数据传输带宽，由于SOC芯片内部的数据传输带宽采用互联总线传输，这样就远远大于多颗芯片之间的数据传输带宽，因此本专利技术能够处理更多种钞票图像，从而也提高了钞票识别速度，进一步能够提高金融自助设备的钞票处理速度。本专利技术的钞票识别模块的硬件可以实现在同一个芯片上实现目前钞票识别模块主控的所有功能，FPGA硬件负责采集图像等信息，硬核CPU负责钞票识别算法运行，不仅大幅降低钞票识别模块的硬件成本，而且可以降低市场上常见的采用CPU芯片+FPGA芯片实现电路的复杂度。以上分析可以看出，本专利技术钞票识别模块通过采用SOC片上系统，实现了FPGA+CPU硬核的硬件架构，同时在CPU硬核与FPGA之间还采用高速的内部互联总线，不仅解决了数据传输带宽问题，而且极大的降低的硬件成本。以上所述仅是本专利技术的优选实施方式，应当指出，对于本
的普通技术人员来说，在不脱离本专利技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本专利技术的保护范围。本文档来自技高网...
【技术保护点】
一种钞票识别模块，其特征在于，包括SOC片上系统、与所述SOC片上系统相连接的检测传感器、内存芯片、FLASH存储器以及电源模块，所述检测传感器包括多光谱CIS传感器与厚度传感器，所述SOC片上系统包括用于实现钞票识别功能的CPU硬核以与所述CPU硬核通过内部互联总线相连接以进行数据传输的用于采集钞票信息的FPGA硬件。
【技术特征摘要】
1.一种钞票识别模块，其特征在于，包括SOC片上系统、与所述SOC片上系统相连接的检测传感器、内存芯片、FLASH存储器以及电源模块，所述检测传感器包括多光谱CIS传感器与厚度传感器，所述SOC片上系统包括用于实现钞票识别功能的CPU硬核以与所述CPU硬核通过内部互联总线相连接以进行数据传输...
【专利技术属性】
技术研发人员：江浩然，
申请(专利权)人：恒银金融科技股份有限公司，
类型：发明
国别省市：天津;12
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