一种功率器件封装结构制造技术

技术编号:14313505 阅读:51 留言:0更新日期:2016-12-30 14:47
本发明专利技术涉及一种功率器件封装结构。本发明专利技术功率器件封装结构具有4个外接引脚,新增加的一个外接引脚作为栅驱动源极,旁通了主电源源极导线和引脚的寄生电感,从而主电源的源极电感对栅驱动电路的影响将被消除,源电感引起的压降不再影响栅源电压,从而降低了器件的栅驱动损耗;另一方面,由于新增加的外接引脚上没有大电流流过,在其导线和引脚上几乎没有压降,从而很好地将芯片箝位在0V,这使得器件的工作电压大大降低,从而降低了器件导通损耗;另外发本发明专利技术还通过增加第一管脚,第二管脚的宽度,以及第一,二管脚之间的距离,达到降低高压功率器件管脚之间电磁干扰的目的,从而满足高压大功率器件的封装要求。

一种功率器件封装结构

【技术实现步骤摘要】

本专利技术属于半导体器件封装
,具体涉及一种功率器件封装结构
技术介绍
随着技术的发展,越来越多的电子设备朝着高效率、高可靠性、低功耗方向发展,功率器件作为电子设备产品的主要器件,也在致力于高可靠性、高效率、低功耗。其中,功率器件低功耗的方向之一是减小由于芯片封装所带来的开关损耗。对于DC/DC电源、晶振等功耗比较大的功率器件,由于封装结构的功率密度越来越高,由于封装所带来的功耗问题越来越突出,因此如何在保证功率器件高可靠性的条件下尽量降低功率器件的开关损耗成为功率器件封装设计需要解决的技术问题之一。对于单芯片功率器件,目前常采用如图1所示的封装形式,传统塑料封装主要由安装螺丝或者散热片的固定孔9、由环氧树脂材料制成的塑料管壳8、芯片的外引脚101,121,131以及背面的散热基板10组成,但随着功率器件芯片耐压和功率增大,要求引脚间所能承受的耐压越来越高,由于功率器件主要应用在DC/DC以及逆变器中,器件需要不断的开启和关断,在大功率下,由于芯片封装所带来的功耗问题越来越显著,成为限制功率器件低功耗发展的一个重要因素,传统的三引脚式封装结构由于电源地和开关的源极共用一个针脚(如图2所示),由于环路间的相互作用,主电源源极流过的大电流会影响栅驱动电路,增加栅驱动损耗;另外由于主电源流过的电流较大,导线12和管脚121上的寄生电感在大电流下产生较大的压降,而将芯片源极11箝位在一个较高的电压,导致器件的工作电压大大增加,从而增加了器件导通损耗。
技术实现思路
本专利技术的目的,就是针对上述问题,提出了一种四引脚的封装结构,同时满足了低功耗、高效率、高可靠性功率器件封装结构的要求。本专利技术的技术方案是,一种功率器件封装结构,包括基板10,所述基板10上端中心位置设置有固定孔9,基板10中部中心位置处具有芯片11,所述芯片11通过具有导电特性和导热性的粘合剂固定在基板10上;所述基板10下端一侧具有第一管脚101,所述第一管脚101与基板10为一体结构;从第一管脚101到基板10下端的另一侧,还依次具有第二管脚121、第四管脚141和第三管脚131,所述第二管脚121通过第一导线12将芯片11的输出信号从第二管脚121引出,所述第三管脚131通过第二导线13将芯片11的输出信号从第三管脚131引出;所述第四管脚141通过第三导线14将芯片11的输出信号从第四管脚141引出;所述第三管脚131用于旁通主电源源极导线和引脚的寄生电感,消除主电源的源极电感对栅驱动电路的影响,源电感引起的压降不再影响栅源电压,从而降低了器件的栅驱动损耗;所述第三管脚131还用于将芯片11箝位在0V,使得器件的工作电压降低;所述第一管脚101和第二管脚121之间的间距大于第四管脚141和第三管脚131之间的间距。本专利技术的有益效果为,本专利技术所提供的功率器件封装结构具有4个外接引脚,新增加的一个外接引脚作为栅驱动源极,旁通了主电源源极导线和引脚的寄生电感,从而主电源的源极电感对栅驱动电路的影响将被消除,源电感引起的压降不再影响栅源电压,从而降低了器件的栅驱动损耗;另一方面,由于新增加的外接引脚上没有大电流流过,在其导线和引脚上几乎没有压降,从而很好地将芯片11箝位在0V,这使得器件的工作电压大大降低,从而降低了器件导通损耗;另外本专利技术还通过增加第一管脚,第二管脚的宽度,以及第一,二管脚之间的距离,达到降低高压功率器件管脚之间电磁干扰的目的,从而满足高压大功率器件的封装要求;通过减小第三管脚、第四管脚的宽度,以及第三,四管脚之间的距离,达到减小功率器件封装面积的目的。附图说明图1为传统TO220封装示意图;图2为简化的传统TO2203引脚封装应用电路模型;图2为本专利技术引线框架的结构示意图;图3为本专利技术的结构示意图;图4为简化的本专利技术4引脚封装应用电路模型;图5为本专利技术4引脚封装示意图;图6为沿图5中A-A’方向的剖视图。具体实施方式下面结合附图对本专利技术的具体实施方式进行描述为了使本专利技术所解决的技术问题、技术方案及有益效果更加清楚明白,以下结合TO220封装结构图,对本专利技术进一步详细说明。应当理解,此处所描述的具体实施仅仅用以解释本实专利技术,并不用于限定本专利技术。一种高压功率器件封装结构,如图3所示,包括:1,基板10,基板10上设有第一管脚101;2,芯片11,用粘合剂接在所述基板10中心位置上,所述粘合剂具有导电特性,将芯片输出信号从第一管脚101引出;3,第一导线12,将芯片11的输出信号从第二管脚121引出;4,第二导线13,将芯片11的输出信号从第三管脚131引出;5,第三导线14,将芯片11的输出信号从第四管脚141引出;6,最后模封成型(如图5和图6所示);7,所述新型TO220封装结构具有4个外接引脚,新增加的第三管脚131作为栅驱动的源极,旁通了主电源连接的源极电感(如图4所示),主电源的源极电感对栅驱动电路的影响将被消除,源电感引起的压降不再影响栅源电压,从而降低了器件的栅驱动损耗;其特征在于,新增加的第三管脚131没有大电流流过,在其导线和引脚上几乎没有压降,从而很好地将芯片11箝位在0V,这使得器件的工作电压大大降低,从而降低了器件导通损耗;所述第一管脚101,第二管教121之间的距离比较大,用以满足高耐压功率器件的封装;所述芯片第三管脚131,第四管脚141之间距离较小,且管脚宽度较窄,达到减小功率器件封装面积的目的;8,所述芯片11可以是MOS管,也可以是IGBT管,MCT管,功率二极管,晶闸管等功率器件。本专利技术功率器件封装结构具有4个外接引脚,新增加的一个外接引脚作为栅驱动源极,旁通了主电源源极导线和引脚的寄生电感,从而主电源的源极电感对栅驱动电路的影响将被消除,源电感引起的压降不再影响栅源电压,从而降低了器件的栅驱动损耗;另一方面,由于新增加的外接引脚上没有大电流流过,在其导线和引脚上几乎没有压降,从而很好地将芯片11箝位在0V,这使得器件的工作电压大大降低,从而降低了器件导通损耗;另外发本专利技术还通过增加第一管脚,第二管脚的宽度,以及第一,二管脚之间的距离,达到降低高压功率器件管脚之间电磁干扰的目的,从而满足高压大功率器件的封装要求;通过减小第三管脚、第四管脚的宽度,以及第三,四管脚之间的距离,达到减小功率器件封装面积的目的;从而同时实现小体积,高可靠性功率器件封装。以上所述基于TO220封装的四引脚结构只是为了更加具体的说明本专利技术,并不用以限制本专利技术,凡在本专利技术的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本专利技术的保护范围之内。本文档来自技高网...
一种功率器件封装结构

【技术保护点】
一种功率器件封装结构,包括基板(10),所述基板(10)上端中心位置设置有固定孔(9),基板(10)中部中心位置处具有芯片(11),所述芯片(11)通过具有导电特性和导热性的粘合剂固定在基板(10)上;所述基板(10)下端一侧具有第一管脚(101),所述第一管脚(101)与基板(10)为一体结构;从第一管脚(101)到基板(10)下端的另一侧,还依次具有第二管脚(121)、第四管脚(141)和第三管脚(131),所述第二管脚(121)通过第一导线(12)将芯片(11)的输出信号从第二管脚(121)引出,所述第三管脚(131)通过第二导线(13)将芯片(11)的输出信号从第三管脚(131)引出;所述第四管脚(141)通过第三导线(14)将芯片(11)的输出信号从第四管脚(141)引出;所述第三管脚(131)用于旁通主电源源极导线和引脚的寄生电感,消除主电源的源极电感对栅驱动电路的影响,源电感引起的压降不再影响栅源电压,从而降低了器件的栅驱动损耗;所述第三管脚(131)还用于将芯片(11)箝位在0V,使得器件的工作电压降低;所述第一管脚(101)和第二管脚(121)之间的间距大于第四管脚(141)和第三管脚(131)之间的间距。...

【技术特征摘要】
1.一种功率器件封装结构,包括基板(10),所述基板(10)上端中心位置设置有固定孔(9),基板(10)中部中心位置处具有芯片(11),所述芯片(11)通过具有导电特性和导热性的粘合剂固定在基板(10)上;所述基板(10)下端一侧具有第一管脚(101),所述第一管脚(101)与基板(10)为一体结构;从第一管脚(101)到基板(10)下端的另一侧,还依次具有第二管脚(121)、第四管脚(141)和第三管脚(131),所述第二管脚(121)通过第一导线(12)将芯片(11)的输出信号从第二管脚(121)引出,所述第三管...

【专利技术属性】
技术研发人员:陈万军娄伦飞刘亚伟唐血峰刘超胡官昊陈楚雄陶虹张波
申请(专利权)人:电子科技大学
类型:发明
国别省市:四川;51

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