集成电路制造技术

本公开涉及一种集成电路，包括以交替和连续的方式被布置在第二导电类型的区域上的第一导电类型的多个第一半导体条带和第二导电类型的多个第二半导体条带，针对每个所述第一半导体条带包括：多个偏置触点；针对每个偏置触点，能够在所述偏置触点上施加电势的开关；两个检测触点，被布置在所述第一半导体条带的端部处；以及检测电路，其激活引起所述开关的关断以及与所述检测触点之间的电阻的阈值之间的比较。

【技术实现步骤摘要】

本公开涉及集成电子电路，更特别地涉及被保护免受从电路的后表面执行的攻击的集成电路。
技术介绍
集成电路有时经历来自剽窃者的攻击，剽窃者旨在确定电路的结构、修改其操作或者从中提取机密数据。可以从电路的后表面执行攻击，在电路的前表面处设置有导电迹线和诸如电容器、二极管或晶体管之类的部件。在攻击期间，首先蚀刻后表面的一部分。从该蚀刻的部分，具有几微米的宽度的空腔例如通过离子束来形成并且朝向上表面一路延伸至部件或导电迹线。与部件或迹线的电触点随后被创建在空腔中，并且剽窃者使用这些触点来分析在操作中的电路。期望保护集成电路免受这一类型的攻击，已知的设备具有各种缺点和实现问题。
技术实现思路
本公开的目的是提供一种集成电路，以至少部分地解决现有技术中的上述问题。因此，一个实施例提供了一种集成电路，包括以交替和连续的方式被布置在第二导电类型的区域上的第一导电类型的多个第一半导体条带和第二导电类型的多个第二半导体条带，针对每个所述第一半导体条带包括：多个偏置触点；针对每个偏置触点，能够在所述偏置触点上施加电势的开关；两个检测触点，被布置在所述第一半导体条带的端部处；以及检测电路，其激活引起所述开关的关断 以及与检测触点之间的电阻的阈值之间的比较。根据实施例，所述阈值是在所述检测触点之间的第一半导体条带的标称电阻。根据实施例，每个检测电路将所述偏置电势施加至相关联的所述第一半导体条带的所述检测触点中的一个检测触点。根据实施例，检测电路由两个第一半导体条带共用，与一个第一半导体条带相关联的阈值是另一个第一半导体条带的所述检测触点之间的电阻。根据实施例，针对每个第一半导体条带，所述开关是形成于在所述第一半导体条带旁边的第一半导体条带内或上的MOS晶体管。根据实施例，与第一半导体条带相关联的所述检测电路包括形成于在所述第一半导体条带旁边的第一半导体条带内或上的MOS型晶体管。根据实施例，每个检测电路能够在相关联的所述第一半导体条带(7)的所述检测触点之间施加在300至500mV的范围内的电压。根据实施例，所述第一半导体条带和所述第二半导体条带的宽度小于2.5μm，并且它们的长度大于100μm。根据实施例，所述检测电路相继被激活，一次激活单个检测电路。在本公开的各个实施例中，能够保护集成电路免受从电路的后表面执行的攻击。将结合附图在对具体实施例的以下非限制性描述中详细讨论前述以及其它特征和优点。附图说明图1A是集成电路的示例的局部简化顶视图；图1B是图1A中所示的集成电路的局部简化截面图；图1C示出了简化的并且不同比例的图1A的顶视图；图2A和图2B图示出对图1A中所示的电路的攻击；图3A是被保护免受攻击的集成电路的实施例的局部简化顶视图；图3B示出了被连接至检测电路的图3A中所示的集成电路的条带；图4以不同比例示出了图3A的顶视图；图5示出了图3B的简化视图并且详述了检测电路的示例；图6示出了被连接至检测电路的另一实施例的图3A中所示的集成电路的两个条带；以及图7是能够被保护免受攻击的另一类型的集成电路的局部简化截面图。具体实施方式在不同的附图中利用相同的附图标记指代了相同的元件，并且此外各个附图未必成比例。为了清楚，仅示出和详述了对于理解所描述的实施例有用的那些步骤和元件。在以下描述中，当提及形容相对关系的术语(诸如“上”、下等术语)时，参考图1B、图2A和图7中所涉及的元件的定向。在本说明书中，术语“连接”指示两个元件之间的直接电连接，而术语“耦合”指示两个元件之间的可以是直接的或者经由一个或多个其它无源或有源部件(诸如电阻器、电容器、电感、二极管、晶体管等)的电连接。图1A是集成电路1的示例的局部简化顶视图。图1B是沿着图1A中所示的折线B-B的集成电路1的简化截面图。集成电路1包括半导体支撑件3，例如P型掺杂的硅晶片。例如掩埋层的N型掺杂的区域5覆盖支撑件3的表面的一部分。被布置在连续交替条带中的P型掺杂的阱7和N型掺杂的阱9在区域5上延伸。偏置触点11以规则间隔形成在每个阱或条带7的上部分中，并且偏置触点13类似地形成在每个阱或条带9的上部分中。在所示的 示例中，触点11和13在顶视图中被布置在与条带7和9的方向正交的线和条带的中心线之间的交叉点处。触点11和13中的每一个对应于与相关联的条带相同类型的掺杂区域，具有更高的掺杂水平。许多MOS类型的晶体管在相应的触点11或13之间形成在条带7和9中的每一个条带的上部分内或上。这些晶体管在有源区域15中以三个或四个聚集。每个晶体管包括栅极19，栅极19可以是多个晶体管共用的，对于P沟道晶体管而言栅极19被布置在漏极和源极区域23之间并且对于N沟道晶体管而言栅极19被布置在漏极和源极区域27之间。绝缘沟槽29从条带的上表面的多个部分延伸，以界定有源区域。在顶视图中，折线B-B相继穿越N型掺杂的条带9、P型掺杂的条带7、和另一N型掺杂的条带9，并且在这些条带中的每一个中穿越有源区域和偏置触点。如图1B所示，例如接地GND的参考电压被施加至每个偏置触点11，并且比接地电压更高的电压VDD被施加至每个偏置触点13。由此，每个P型掺杂的条带7被偏置到电压GND，并且每个N型掺杂的条带9被偏置到电压VDD。图1C示出了简化的并且不同比例的图1A的顶视图。晶体管未被示出。设置有偏置触点11和13的条带7和9以及触点11与接地之间的连接31和施加电势VDD至触点13的连接33是可见的。每个条带的长度例如在从100μm至1mm的范围内。每个条带的宽度例如小于2.5μm。在每个条带7或9中，偏置触点11的数目或偏置触点13的数目可以在5至100的范围内。条带7的数目或者条带9的数目例如可以在20至200的范围内。图2A和图2B示出了之前描述的集成电路，而剽窃者已经从后表面挖出具有至少两个条带的宽度的空腔，以准备攻击。图2A是沿着图2B中所示的分段C-C的局部截面。图2B是对应于图1C的顶视图。在图2A和图2B中，剽窃者已经通过支撑件3、区域5和P型 条带7的宽度从后表面挖出空腔40。空腔例如一路延伸至漏极和源极区域23的下层。P型条带7的没有绝缘沟槽以及漏极和源极区域的下部分由空腔40打断。在此期望的是检测这样的空腔的存在，以防止剽窃者经由在这些空腔中创建的触点来获得信息。图3A是被保护免受攻击的集成电路50的实施例的局部简化顶视图。集成电路50包括具有与图1A至图1C的集成电路1的那些元件相同的角色的元件，利用相同的附图标记来指示。因此，集成电路50包括：-P型掺杂的半导体支撑件3；-N型掺杂的区域5，其在例如掩埋层的支撑件3上延伸；-P型掺杂的阱7和N型掺杂的阱9，被布置在区域5上的交替的条带中，并且设置有相应的偏置触点11和13；以及-连接件33，将电势VDD施加至偏置触点13。晶体管(未示出)形成在条带7和9的内部和顶上。应当注意的是，在每个条带7的每个端部处与区域5和N型条带9接触的N型区域51将每个P型条带7与其它条带7和支撑件3绝缘。集成电路50进一步包括：–针对每个触点，N沟道MOS晶体管52；–在每个条带7的端部处的触点56、58；以及–检测电路。图3B示出了被连接至检测电路60的条带7的顶视图。条带7示意性地示出在顶视图中，设置有触点11、56和58。本文档来自技高网...

【技术保护点】
一种集成电路，其特征在于，包括以交替和连续的方式被布置在第二导电类型的区域(5；3)上的第一导电类型的多个第一半导体条带(7；9)和所述第二导电类型的多个第二半导体条带(9；7)，针对每个所述第一半导体条带包括：多个偏置触点(11；13)；针对每个偏置触点，能够在所述偏置触点上施加电势(GND；VDD)的开关(52；92)；两个检测触点(56，58)，被布置在所述第一半导体条带的端部处；以及检测电路(60；80)，其激活引起所述开关的关断以及与所述检测触点之间的参考阈值之间的比较。

【技术特征摘要】
2015.09.30 FR 15592921.一种集成电路，其特征在于，包括以交替和连续的方式被布置在第二导电类型的区域(5；3)上的第一导电类型的多个第一半导体条带(7；9)和所述第二导电类型的多个第二半导体条带(9；7)，针对每个所述第一半导体条带包括：多个偏置触点(11；13)；针对每个偏置触点，能够在所述偏置触点上施加电势(GND；VDD)的开关(52；92)；两个检测触点(56，58)，被布置在所述第一半导体条带的端部处；以及检测电路(60；80)，其激活引起所述开关的关断以及与所述检测触点之间的参考阈值之间的比较。2.根据权利要求1所述的集成电路，其特征在于，所述阈值是在所述检测触点之间的第一半导体条带(7)的标称电阻。3.根据权利要求1所述的集成电路，其特征在于，每个检测电路(60)将所述偏置电势(GND)施加至相关联的所述第一半导体条带(7；9)的所述检测触点(58)中的一个检测触点。4.根据权利要求1所述的集成电路，其特征在于，检测电路(80)由两个...

【专利技术属性】
技术研发人员：M·利萨特，N·博瑞尔，
申请(专利权)人：意法半导体鲁塞公司，
类型：新型
国别省市：法国;FR