存储芯片和包括其的层叠型半导体装置制造方法及图纸

一种存储芯片可以包括多个通道，多个通道包括多个存储体并且具有各自的输入/输出接口，以及多个通道中的每个可以被配置为同时锁存通过压缩从多个存储体输出的相应的单元数据组得到的压缩数据组，根据读取开始信号或读取结束信号来顺序地输出锁存的数据作为测试读取数据，以及产生定义最终数据输出已经结束的读取结束信号。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年6月4日在韩国知识产权局提交的第10-2015-0078995号的韩国申请的优先权，如前所述的全部内容通过引用整体合并于此。
各种实施例涉及一种半导体电路，更具体地，涉及一种存储芯片和包括其的层叠型半导体装置。
技术介绍
半导体装置需要用于判断其是否正常操作的测试过程。近来，半导体技术使用多个存储芯片彼此层叠且信号传送通过通孔(例如，硅通孔(TSV))来执行的方案。存储芯片中的每个可以包括一个或更多个通道。存储芯片的每个通道可以包括多个单位存储块(例如，多个存储体)。存储芯片的通道可以具有各自的输入/输出接口并且可以独立操作。如上所述，有必要开发用于快速且准确地测试具有一个或更多个通道的半导体装置的技术。
技术实现思路
本专利技术的实施例可以包括一种存储芯片，该存储芯片包括：多个存储体，被配置为根据读取命令来同时输出先前储存的数据。该存储芯片还可以包括：多个数据压缩块，被配置为通过压缩从所述多个存储体输出的相应的单元数据组来产生压缩数据组。此外，该存储芯片还可以包括测试控制电路，测试控制电路被配置为同时锁存压缩数据组并根据读取开始信号来顺序地输出锁存的数据作为测试读取数据。本专利技术的实施例可以包括一种存储芯片，该存储芯片包括：多个通道，包括多个存储体并且具有各自的输入/输出接口。多个通道中的每个可以被配置为同时锁存通过压缩从所述多个存储体输出的相应的单元数据组而得到的压缩数据组，根据读取开始信号或读取结束信号来顺序地输出锁存的数据作为测试读取数据，以及产生定义最终数据输出已经结束的读取结束信号。本专利技术的实施例可以包括一种层叠型半导体装置。该层叠型半导体装置可以包括：在其中信号输入/输出被执行的多个层叠的存储芯片。多个存储芯片中的每个可以包括包含多个存储体的多个通道，且被配置为同时锁存通过压缩从所述多个通道中的每个的多个存储体输出的相应的单元数据组而得到的压缩数据组，根据读取开始信号或先前通道的读取结束信号来顺序地输出锁存的数据作为测试读取数据，以及产生定义最终数据输出已经结束的读取结束信号。附图说明图1是根据实施例的层叠型半导体装置10的剖视图；图2是图1中的存储芯片100-1的布局图；图3是图示图1中的存储芯片100-1的内部配置的示图；图4是图示图3中的测试控制电路的内部配置的示图；图5是图示图4中的控制块400的内部配置的示图；图6是用于解释图5中的控制块400的操作的时序图；图7至图9是用于解释根据实施例的存储芯片100-1的测试方法的时序图；图10图示层叠型半导体装置10被包含至系统的实施例。具体实施方式在下文中，将通过实施例参照附图来详细描述根据本专利技术的存储芯片和包括其的层叠型半导体装置。本文中描述能够改善测试时间和效率的存储芯片以及包括其的层叠型半导体装置。在本专利技术的实施例中，具有多个通道的最高次序的通道可以被配置为根据读取开始信号执行数据输出操作。在本专利技术的实施例中，除具有多个通道的最高次序的通道以外的剩余通道可以被配置为根据先前通道的读取结束信号来执行数据输出操作。在本专利技术的实施例中，多个通道可以被配置为根据读取命令来同时输出储存在多个相应的存储体中的数据。在本专利技术的实施例中，先前通道可以包括实质上同一芯片中的多个通道中的任意一个或另一芯片中的多个通道中的任意一个。在本专利技术的实施例中，多个存储芯片的最上存储芯片或最下存储芯片中的具有多个通道的最高次序的通道可以被配置为根据读取开始信号执行数据输出操作。在本专利技术的实施例中，多个存储芯片的最上存储芯片或最下存储芯片中的除具有多个通道的最高次序的通道以外的剩余通道可以被配置为根据先前通道的读取结束信号来执行数据输出操作。在本专利技术的实施例中，测试读取数据可以被配置为通过通孔来输出。在本专利技术的实施例中，读取结束信号可以被配置为通过通孔而从多个存储芯片中的任意一个被传送至另一存储芯片。参照图1，根据实施例的半导体装置10可以包括多个层叠的存储芯片100-1至100-4。多个层叠的存储芯片100-1至100-4可以通过通孔(例如，硅通孔(TSV))来执行信号传送。在多个层叠的存储芯片100-1至100-4之中，作为执行与外部系统接口的基底芯片，最下的存储芯片100-4可以包括物理层PHY。除最下的存储芯片100-4以外的其他存储芯片100-1至100-3是核心芯片并且可以被配置为基本上彼此相同。存储芯片100-1至100-3中的每个可以是包括一个或更多个通道的核心芯片。存储芯片100-1至100-3的各个通道可以具有各自的输入/输出接口并且可以独立地操作。每个通道可以包括多个单位存储块(例如，多个存储体)(这将在之后参照图3来描述)。例如，当存储芯片100-1至100-3每个具有两个通道时，半导体10可以具有总计六个通道。为了方便，包括在存储芯片100-1至100-3中的六个通道可以被称为第一通道CHANNEL 0至第六通道CHANNEL 5。可以配置存储芯片100-1至100-3中的每个，使得同时的测试(例如，数据压缩测试)是可能的，而不需要在层叠之前分开选择多个通道的过程。此外，可以配置存储芯片100-1至100-3使得同时的测试(例如，数据压缩测试)是可能的，而不需要在层叠之后分开选择存储芯片100-1至100-3的所有通道的过程，这将参照后续附图来描述。参照图2，存储芯片100-1可以包括多个通道(例如，第一通道CHANNEL 0、第二通道CHANNEL 1)和测试输入/输出端口104。可以配置测试输入/输出端口104使得测试相关数据和存储芯片100-1外部的测试相关命令的输入/输出是可能的。参照图3，存储芯片100-1的第一通道CHANNEL 0可以包括多个存储体(例如，第一存储体B0至第四存储体B3)、多个数据压缩块COMP、测试控制电路101、通孔输入/输出块TSV I/O。第二通道CHANNEL 1可以被配置为基本上与第一通道CHANNEL 0相同。第一存储体B0至第四存储体B3可以通过局域输入/输出线LIO电耦接至全局输入/输出线GIO。测试写入命令和测试数据TDATA可以通过测试输入/输出端口104来输入。第一通道CHANNEL 0和第二通道CHANNEL 1可以根据测试写入命令来将测试数据TDATA同时写入第一存储体B0至第四存储体B3中。第一通道CHANNEL 0和第二通道CHANNEL 1可以根据读取开始信号READ_START来同时输出已经写入第一存储体B0至第四存储体B3中的数据。全局输入/输出线GIO可以电耦接至通孔输入/输出块TSV I/O和测试控制电路101。多个数据压缩块COMP可以将通过压缩从第一存储体B0至第四存储体B3输出的单元数据组B0_G0_D<0:n-1>至B0_G7_D<0:n-1>、B1_G0_D<0:n-1>至B1_G7_D<0:n-1>、B2_G0_D<0:n-1>至B2_G7_D<0:n-1>和B3_G0_D<0:n-1>至B3_G7_D<0:n-1>得到的压缩数据组B0_C<0:7>至B3_C<0:7&g本文档来自技高网...

【技术保护点】
一种存储芯片，包括：多个存储体，被配置为根据读取命令来同时输出先前储存的数据；多个数据压缩块，被配置为通过压缩从所述多个存储体输出的相应的单元数据组来产生压缩数据组；以及测试控制电路，被配置为同时锁存压缩数据组并根据读取开始信号来顺序地输出锁存的数据作为测试读取数据。

【技术特征摘要】
2015.06.04 KR 10-2015-00789951.一种存储芯片，包括：多个存储体，被配置为根据读取命令来同时输出先前储存的数据；多个数据压缩块，被配置为通过压缩从所述多个存储体输出的相应的单元数据组来产生压缩数据组；以及测试控制电路，被配置为同时锁存压缩数据组并根据读取开始信号来顺序地输出锁存的数据作为测试读取数据。2.根据权利要求1所述的存储芯片，其中，测试控制电路被配置为根据所述多个存储体的重复次序来顺序地输出锁存的数据。3.根据权利要求1所述的存储芯片，其中，测试控制电路包括：数据处理块，被配置为根据选通信号来同时锁存压缩数据组以及根据多个输出控制信号来顺序地输出锁存的数据；多路复用块，被配置为通过根据多个存储体选择信号选择数据处理块的输出信号来输出测试读取数据；以及控制块，被配置为根据读取开始信号来产生所述多个输出控制信号和所述多个存储体选择信号。4.根据权利要求3所述的存储芯片，其中，数据处理块包括：与所述多个存储体的数量相对应的数据处理单元，其中，数据处理单元包括：多个锁存器，被配置为根据选通信号来同时锁存压缩数据组之中的与对应的存储体相对应的压缩数据组；逻辑门，被配置为通过组合锁存在所述多个锁存器中的信号来输出组压缩信号；第一多路复用器，被配置为根据所述多个输出控制信号来顺序地选择和输出已经被锁存在所述多个锁存器中的信号；以及第二多路复用器，被配置为根据组压缩使能信号来选择和输出第一多路复用器的输出或从...

【专利技术属性】
技术研发人员：李东郁，金庚焕，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR