一种高电子迁移率晶体管及制备方法技术

本发明专利技术公开了一种高电子迁移率晶体管及制备方法，其中，高电子迁移率晶体管包括：衬底；位于衬底上的半导体层，其中，半导体层包括沟道层和异质结构，异质界面形成二维电子气，栅极区域的半导体层上形成有凹槽，且凹槽下方半导体层的厚度大于满足增强型晶体管条件的厚度；位于半导体层上的源极和漏极；位于凹槽中的第一介质层；位于第一介质层上相互绝缘的多个条形浮栅，其中，多个条形浮栅垂直于沟道长度方向且平行排列；包覆多个条形浮栅和第一介质层的第二介质层；位于第二介质层上的控制栅。本发明专利技术解决了增强型高电子迁移率晶体管的工艺控制难度高和工艺重复性差的问题，提高了半导体器件的稳定性。

High electron mobility transistor and preparation method thereof

The invention discloses a power transistor and a preparation method thereof, wherein the high electron mobility, high electron mobility transistor includes: a substrate; a semiconductor layer on a substrate, wherein the semiconductor layer includes a channel layer and a heterogeneous structure, heterogeneous interface formation of two-dimensional electron gas, a groove is formed in the semiconductor layer on the gate region. And the lower semiconductor layer is thicker than the groove type transistor meet the conditions enhanced the thickness of the semiconductor layer; at the source and drain; located on the first dielectric layer in the groove; a plurality of bar located in the floating gate, the first dielectric layer are mutually insulated wherein a plurality of strip floating gate perpendicular to the channel length direction and parallel the second dielectric layer is arranged; coating a plurality of strip floating gate and the first dielectric layer; in the control gate dielectric layer on the second. The invention solves the problem that the process of the enhanced high electron mobility transistor is difficult to control and the process repeatability is poor, and the stability of the semiconductor device is improved.

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及一种高电子迁移率晶体管及制备方法。
技术介绍
第三代宽禁带半导体材料因其优异的性能得到了飞速发展。由于AlGaN/GaN异质结压电极化和自发极化作用，半导体氮化镓的异质结构的沟道具有高电子(二维电子气)浓度、高电子迁移率及高电子饱和速度。目前，氮化镓高电子迁移率晶体管包括耗尽型器件，或称为常开器件，以及与常开器件相对应的增强型器件，或称为常关器件。但是，耗尽型器件的应用有局限性，而增强型氮化镓高电子迁移率晶体管是高速开关、高温GaN数字电路和射频集成电路的重要组成部分。氮化镓高电子迁移率晶体管属于平面沟道场效应晶体管。该器件工作原理上不同于MESFET和MOSFET的主要之处是：氮化镓高电子迁移率晶体管源漏间导电沟道是器件结构中自然形成的二维电子气(Two-dimensional electron gas,2DEG)，而MESFET是掺杂薄层，MOSFET是场致反型层。在氮化镓高电子迁移率晶体管中，可通过调整栅极电压来改变2DEG的电子浓度，从而控制器件的工作状态。目前，比较常用的制备增强型氮化镓高电子迁移率晶体管的方法包括采用沉栅结构形成凹槽型器件，或栅极金属接触区氟等离子轰击处理，或形成栅下p型GaN盖帽层。但由于沉栅结构形成的凹槽型器件一般为常关器件，要求AlGaN层的剩余厚度达到极薄的常关器件条件，造成对AlGaN层的厚度及刻蚀深度的精度难以控制，工艺重复性差，导致器件均匀性差(阈值电压偏差大)；另外，对于栅极金属接触区氟等离子轰击处理的方法，刻蚀过程中等离子对器件损伤严重，影响器件的稳定性；而栅下p型盖帽层工艺控制的要求高，制备工艺难度大。
技术实现思路
有鉴于此，本专利技术的目的是提出一种高电子迁移率晶体管及制备方法，以解决增强型氮化镓高电子迁移率晶体管的工艺控制难度高和工艺重复性差的问题，提高半导体器件的稳定性。为实现上述目的，本专利技术采用如下技术方案：一方面，本专利技术实施例提供了一种高电子迁移率晶体管，包括：衬底；位于所述衬底上的半导体层，其中，所述半导体层包括沟道层和异质结构，异质界面形成二维电子气，栅极区域的半导体层上形成有凹槽，且所述凹槽下方半导体层的厚度大于满足增强型晶体管条件的厚度；位于所述半导体层上两端的源极和漏极；位于所述凹槽中的第一介质层；位于所述第一介质层上相互绝缘的多个条形浮栅，用于存储电子，得到增强型高电子迁移率晶体管，其中，所述多个条形浮栅垂直于沟道长度方向且平行排列；包覆所述多个条形浮栅和所述第一介质层的第二介质层；位于所述第二介质层上的控制栅。进一步地，所述半导体层包括：位于所述衬底上的成核层；位于所述成核层上的GaN沟道层；位于所述GaN沟道层上的AlGaN隔离层；其中，所述GaN沟道层和所述AlGaN隔离层构成AlGaN/GaN异质结构，所述凹槽下方的所述AlGaN隔离层的厚度为5nm～30nm。进一步地，所述多个条形浮栅材料为半绝缘材料或导体材料。进一步地，所述多个条形浮栅材料包括富氧多晶硅或富硅的氮化硅。进一步地，在所述高电子迁移率晶体管出厂前，所述多个条形浮栅的一侧引出有同一个PAD端口，用于向所述多个条形浮栅中写入电子，以得到增强型高电子迁移率晶体管。另一方面，本专利技术实施例提供了一种高电子迁移率晶体管的制备方法，包括：在衬底上形成半导体层，其中，所述半导体层包括沟道层和异质结构，异质界面形成二维电子气，栅极区域的半导体层上形成有凹槽，且所述凹槽下方半导体层的厚度大于满足增强型晶体管条件的厚度；在所述半导体层上的两端形成源极和漏极；在所述凹槽中形成第一介质层；在所述第一介质层上形成相互绝缘的多个条形浮栅，用于存储电子，得到增强型高电子迁移率晶体管，其中，所述多个条形浮栅垂直于沟道长度方向且平行排列；在所述多个条形浮栅和所述第一介质层表面形成包覆所述多个条形浮栅和所述第一介质层的第二介质层；在所述第二介质层上形成控制栅。进一步地，所述在衬底上形成半导体层，包括：在所述衬底上形成成核层；在所述成核层上形成GaN沟道层；在所述GaN沟道层上形成AlGaN隔离层，构成AlGaN/GaN异质结构，所述凹槽下方的所述AlGaN隔离层的厚度为5nm～30nm。进一步地，所述多个条形浮栅材料为半绝缘材料或导体材料。进一步地，所述多个条形浮栅材料包括富氧多晶硅或富硅的氮化硅。进一步地，还包括：在所述高电子迁移率晶体管出厂前，在所述多个条形浮栅的一侧引出同一个PAD端口，用于向所述多个条形浮栅中写入电子，以得到增强型高电子迁移率晶体管。本专利技术的有益效果是：本专利技术提供的高电子迁移率晶体管及制备方法，结合沉栅技术，在半导体层栅区的凹槽中依次形成多个条形浮栅和控制栅，即采用多层栅工艺，高电子迁移率晶体管出厂前对多个条形浮栅进行预充，使得多个条形浮栅中写进足够多的电子，降低多个条形浮栅电势，使高电子迁移率晶体管具有正的开启电压，从而得到增强型高电子迁移率晶体管。与现有技术相比，本专利技术虽采用沉栅技术，但凹槽下方所保留的半导体层的厚度较厚，仅初步增加阈值电压，不需要达到增强型晶体管的程度，工艺上更容易控制，重复性好；再通过与浮栅技术相结合，进一步得到增强型晶体管。本专利技术解决了增强型氮化镓高电子迁移率晶体管的工艺控制难度高和工艺重复性差的问题，提高了半导体器件的稳定性，而且浮栅为多个相互绝缘的条形浮栅结构，保证了整个半导体器件具有正的阈值电压，同时与传统的沉栅技术相结合，降低了预编程浮栅电荷浓度，从而降低了浮栅漏电几率，增强了半导体器件的可靠性。附图说明下面将通过参照附图详细描述本专利技术的示例性实施例，使本领域的普通技术人员更清楚本专利技术的上述及其他特征和优点，附图中：图1是本专利技术实施例一提供的高电子迁移率晶体管的主视剖面图；图2是本专利技术实施例一提供的高电子迁移率晶体管的俯视图；图3a-3d是本专利技术实施例二提供的一种高电子迁移率晶体管的制备方法的工艺流程图；图4a-4d是本专利技术实施例二提供的又一种高电子迁移率晶体管的制备方法的工艺流程图；图5a-5d是本专利技术实施例二提供的又一种高电子迁移率晶体管的制备方法的工艺流程图。具体实施方式下面结合附图并通过具体实施方式来进一步说明本专利技术的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本专利技术，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部结构。实施例一图1是本专利技术实施例一提供的高电子迁移率晶体管的主视剖面图。如图1所示，该高电子迁移率晶体管包括：衬底10；位于衬底10上的半导体层20，其中，该半导体层20包括沟道层和异质结构，异质界面形成二维电子气(图1虚线部分)，栅极区域的半导体层20上形成有凹槽90，且凹槽90下方半导体层20的厚度大于满足增强型晶体管条件的厚度；在半导体层20上形成凹槽90，可以降低二维电子气的电子浓度，达到增加阈值电压的目的。位于半导体层20上两端的源极30和漏极40；位于源极30和漏极40之间的半导体层20上的第一介质层50；位于第一介质层50上相互绝缘的多个条形浮栅60，用于存储电子，得到增强型高电子迁移率晶体管，其中，所述多个条形浮栅垂直于沟道长度方向且平行排列；包覆多个条形浮栅60和第一介质层50的第二介质层70本文档来自技高网...

【技术保护点】
一种高电子迁移率晶体管，其特征在于，包括：衬底；位于所述衬底上的半导体层，其中，所述半导体层包括沟道层和异质结构，异质界面形成二维电子气，栅极区域的半导体层上形成有凹槽，且所述凹槽下方半导体层的厚度大于满足增强型晶体管条件的厚度；位于所述半导体层上两端的源极和漏极；位于所述凹槽中的第一介质层；位于所述第一介质层上相互绝缘的多个条形浮栅，用于存储电子，得到增强型高电子迁移率晶体管，其中，所述多个条形浮栅垂直于沟道长度方向且平行排列；包覆所述多个条形浮栅和所述第一介质层的第二介质层；位于所述第二介质层上的控制栅。

【技术特征摘要】
1.一种高电子迁移率晶体管，其特征在于，包括：衬底；位于所述衬底上的半导体层，其中，所述半导体层包括沟道层和异质结构，异质界面形成二维电子气，栅极区域的半导体层上形成有凹槽，且所述凹槽下方半导体层的厚度大于满足增强型晶体管条件的厚度；位于所述半导体层上两端的源极和漏极；位于所述凹槽中的第一介质层；位于所述第一介质层上相互绝缘的多个条形浮栅，用于存储电子，得到增强型高电子迁移率晶体管，其中，所述多个条形浮栅垂直于沟道长度方向且平行排列；包覆所述多个条形浮栅和所述第一介质层的第二介质层；位于所述第二介质层上的控制栅。2.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述半导体层包括：位于所述衬底上的成核层；位于所述成核层上的GaN沟道层；位于所述GaN沟道层上的AlGaN隔离层；其中，所述GaN沟道层和所述AlGaN隔离层构成AlGaN/GaN异质结构，所述凹槽下方的所述AlGaN隔离层的厚度为5nm～30nm。3.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述多个条形浮栅材料为半绝缘材料或导体材料。4.根据权利要求3所述的高电子迁移率晶体管，其特征在于，所述多个条形浮栅材料包括富氧多晶硅或富硅的氮化硅。5.根据权利要求1所述的高电子迁移率晶体管，其特征在于，在所述高电子迁移率晶体管出厂前，所述多个条形浮栅的一侧引出有同一个PAD端口，用于向所述多个条形浮栅中写入电子，以得到增强型高电子迁移率...

【专利技术属性】
技术研发人员：蒋苓利，沈忱，于洪宇，李涛，纪冬梅，
申请(专利权)人：南方科技大学，苏州珂晶达电子有限公司，
类型：发明
国别省市：广东;44