超结器件制造技术

本发明专利技术公开了一种超结器件，包括：相互隔开的栅极结构一和栅极结构二；栅极结构一包括栅介质层一和电极材料一，栅极结构二包括栅介质层二和电极材料二；电极材料一连接到栅极；电极材料二连接到源极；栅极结构一形成沟道一的阈值电压一大于栅极结构二形成沟道二的阈值电压二；超结器件正向导通时，栅极所加的电压大于阈值电压一，沟道一导通，沟道二截止，寄生体二极管截止；超结器件反向导通时，栅极所加的电压小于阈值电压一，沟道一截止，寄生体二极管正向导通，阈值电压二要求小于寄生体二极管的正向导通压降，沟道二导通，通过沟道二导通减少N型柱表面区域的空穴浓度，从而降低超结器件的最大反向恢复电流。

Super junction device

The invention discloses a super junction device includes a gate structure separated from each other and a two gate structure; a gate structure includes a gate dielectric layer and a gate electrode material, structure two includes a gate dielectric layer and the two electrode material two; one is connected to the gate electrode material; electrode material two is connected to the source a gate structure; the channel forming a threshold voltage greater than a gate structure two forming a channel two threshold voltage two; super junction device turn-on, the gate voltage is greater than the threshold voltage, a conduction channel, channel two cut-off, parasitic body diode cutoff; super junction devices reverse the conduction, the gate voltage is less than the threshold voltage, channel cutoff, parasitic diode turn-on, forward threshold voltage of two less than the voltage drop of parasitic diode, channel two conduction through the channel The two conduction reduces the hole concentration in the surface region of the N column, thereby reducing the maximum reverse recovery current of the junction device.

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路制造，特别是涉及一种超结(super junction)器件。
技术介绍
超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。如图1所示，是现有超结器件的结构图，该超结器件为超结功率器件，这里是以N型超结器件为例进行介绍。由图1可知，N型超结器件包括：多晶硅栅1，厚度通常在之间。多晶硅栅1的顶部会通过接触孔连接到由正面金属层组成的栅极。栅氧化层2，用来是实现多晶硅栅1和沟道的隔离，栅氧化层2的厚度决定了多晶硅栅1的耐压，通常为了保证一定的多晶硅栅1的耐压，栅氧化层2的厚度一般大于源区3，由N型重掺杂区即N+区组成，源区3的掺杂剂量即离子注入掺杂的注入剂量通常是在1e15/cm2以上。源区3的顶部会通过接触孔连接到由正面金属层组成的源极。P型沟道区5，P型沟道区5的掺杂剂量通常是在3e13/cm2～1e14/cm2之间，P型沟道区5的掺杂决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。被多晶硅栅1覆盖的P型沟道区5的表面用于形成沟道。空穴收集区4，由形成于所述P型沟道区5表面的P型重掺杂区即P+区组成。N型外延层7，其掺杂的体浓度通常是在1e15/cm3～5e16/cm3之间，N型外延层7作为器件的漂移区，N型外延层7的厚度决定了器件的击穿电压。P型柱6，P型柱6和由P型柱6之间的N型外延层7组成的N型柱交替排列形成超结结构，超结结构中，各P型柱6和对应的N型柱互补掺杂并实现对N型柱的横向耗尽，通过各P型柱6和相邻的N型柱之间的互相横向耗尽能够轻易实现对整个超结结构中的N型漂移区耗尽，从而能同时实现高的掺杂浓度和高的击穿电压。P型柱6在工艺上通常有两种实现方式，一种是通过多次外延形成，另外一种是通过挖槽和P型硅填入形成的。N型外延层7形成于半导体衬底9上，半导体衬底9为N型高掺杂，其体浓度1e19/cm3以上，其高的掺杂浓度是为了减小半导体衬底9的电阻。超结功率器件为MOSFET器件时，由N型高掺杂的半导体衬底9组成漏区，并在半导体衬底9的背面形成由背面金属层组成的漏极。N型缓冲层8形成于所述超结结构和高掺杂的所述半导体衬底9之间，N型缓冲层8主要目的是为了防止因为工艺的热过程，高掺杂的半导体衬底9的杂质原子扩散到漂移区，造成漂移区的掺杂浓度提高，从而降低器件的击穿电压。N型缓冲层8的掺杂浓度通常跟N型外延层7的掺杂浓度基本保持一致。结型场效应晶体管(JFET)注入区10，图1所示的结构是平面栅结构，平面栅结构会存在寄生的JFET，JFET注入区10的掺杂类型和所述N型外延层7相同，通过增加JFET注入区10后能够降低导通电阻；相反如果没有JFET注入区10，沟通电阻会增加。超结器件作为一个开关器件，是由栅极来控制器件的导通和关断。通常栅极为高电压的时候如Vgs>5V时，器件导通，Vgs为栅源电压，通常源极电压接地，。当栅极为低电压的时候，器件关断。根据在开关过程中，根据漏源电压的大小，可以把开关过程分成两种，即软开关和硬开关。如果在超结器件开启时，漏源电压接近于0，我们认为是软开关(Zero Voltage Switching,ZVS)；当超结器件开启时，漏源电压依然很高，我们认为是硬开关。软开关，器件的开关损耗小，对于降低器件的开关损耗有着非常重大的意义，因此是被广泛采用的结构。在这里以硅基的N型超结MOSFET为例进行介绍。为了实现软开关，通常需要器件的寄生二极管导通，该寄生二极管为沟道区7和所述漂移区7即N型外延层7形成寄生体二极管，寄生体二极管导通使得器件漏源两端的电压是被限制在一个二极管的导通压降，对于硅器件来说，大概是在0.8-0.9V之间，因此可以实现低的漏源电压。随着MOSFET栅压的开启，器件的一部分电流被沟道分走，寄生体二极管的电流降低，而且随着MOSFET电流的反向，MOSFET的漏源电压为正，这个值为MOSFET的电流乘以电阻，MOSFET的寄生体二极管发生反向恢复。也即前面寄生体二极管导通的时候注入的电子和空穴对，一方面会在体内发生复合，另一方面会因为漏源的正电压而导致寄生体二极管发生反向恢复，从而减小漂移区多余的空穴。在理想情况下，在MOSFET再次关断的时候，寄生体二极管导通时所注入的少子(空穴)会减小到0。但是在某些场合，MOSFET关断的时候，仍有较多的空穴残留，这个时候MOSFET会发生反向恢复。大的反向恢复电流会增加MOSFET的损耗，也有可能会导致寄生的三极管导通，从而导致器件的损坏。
技术实现思路
本专利技术所要解决的技术问题是提供一种超结器件，能降低所述超结器件的最大反向恢复电流(Irrm)。为解决上述技术问题，本专利技术提供的超结器件包括：由交替排列的N型柱和P型柱组成的超结结构。在各所述P型柱的顶部形成有P型掺杂的沟道区，各所述沟道区还延伸到所述N型柱的顶部。各所述N型柱作为超结器件的漂移区，在各所述N型柱的顶部都分别形成有相互隔开的栅极结构一和栅极结构二。所述栅极结构一对所述N型柱的第一侧顶部的所述沟道区进行覆盖并用于形成沟道一；所述栅极结构二对所述N型柱的第二侧顶部的所述沟道区进行覆盖并用于形成沟道二。在各所述沟道区中都形成有由N+区组成的源区和由P+区组成的沟道引出区，各所述源区和各所述沟道引出区都连接到由正面金属层组成的源极。由N+区组成的漏区位于超结结构的底部，在所述漏区的底部形成有由背面金属层组成的漏极。所述栅极结构一包括栅介质层一和电极材料一，所述栅极结构二包括栅介质层二和电极材料二；所述电极材料一连接到由正面金属层组成得到栅极；所述电极材料二连接到所述源极。所述栅极结构一形成所述沟道一的阈值电压一大于所述栅极结构二形成所述沟道二的的阈值电压二。所述沟道区和所述漂移区形成寄生体二极管。超结器件正向导通时，所述栅极所加的电压大于所述阈值电压一，所述漏极电压大于所述源极电压，所述沟道一导通，所述沟道二截止，所述寄生体二极管截止。超结器件反向导通时，所述栅极所加的电压小于所述阈值电压一，所述沟道一截止，所述寄生体二极管正向导通，所述源极电压大于所述漏极电压且二者差值等于所述寄生体二极管的正向导通压降，所述阈值电压二要求小于所述寄生体二极管的正向导通压降，使得所述沟道二导通，通过所述沟道二导通减少各所述N型柱表面区域的空穴浓度，从而降低所述超结器件的最大反向恢复电流。进一步的改进是，所述栅极结构一和所述栅极结构二都为沟槽栅结构；或者，所述栅极结构一和所述栅极结构二中的一个为沟槽栅结构、另一个为平面栅结构；或者，所述栅极结构一和所述栅极结构二都为平面栅结构。进一步的改进是，：所述栅极结构一和所述栅极结构二都为平面栅结构时，在各所述N型柱的表面区域中形成有N型掺杂的J本文档来自技高网...

【技术保护点】
一种超结器件，其特征在于，包括：由交替排列的N型柱和P型柱组成的超结结构；在各所述P型柱的顶部形成有P型掺杂的沟道区，各所述沟道区还延伸到所述N型柱的顶部；各所述N型柱作为超结器件的漂移区，在各所述N型柱的顶部都分别形成有相互隔开的栅极结构一和栅极结构二；所述栅极结构一对所述N型柱的第一侧顶部的所述沟道区进行覆盖并用于形成沟道一；所述栅极结构二对所述N型柱的第二侧顶部的所述沟道区进行覆盖并用于形成沟道二；在各所述沟道区中都形成有由N+区组成的源区和由P+区组成的沟道引出区，各所述源区和各所述沟道引出区都连接到由正面金属层组成的源极；由N+区组成的漏区位于超结结构的底部，在所述漏区的底部形成有由背面金属层组成的漏极；所述栅极结构一包括栅介质层一和电极材料一，所述栅极结构二包括栅介质层二和电极材料二；所述电极材料一连接到由正面金属层组成得到栅极；所述电极材料二连接到所述源极；所述栅极结构一形成所述沟道一的阈值电压一大于所述栅极结构二形成所述沟道二的的阈值电压二；所述沟道区和所述漂移区形成寄生体二极管；超结器件正向导通时，所述栅极所加的电压大于所述阈值电压一，所述漏极电压大于所述源极电压，所述沟道一导通，所述沟道二截止，所述寄生体二极管截止；超结器件反向导通时，所述栅极所加的电压小于所述阈值电压一，所述沟道一截止，所述寄生体二极管正向导通，所述源极电压大于所述漏极电压且二者差值等于所述寄生体二极管的正向导通压降，所述阈值电压二要求小于所述寄生体二极管的正向导通压降，使得所述沟道二导通，通过所述沟道二导通减少各所述N型柱表面区域的空穴浓度，从而降低所述超结器件的最大反向恢复电流。...

【技术特征摘要】
1.一种超结器件，其特征在于，包括：由交替排列的N型柱和P型柱组成的超结结构；在各所述P型柱的顶部形成有P型掺杂的沟道区，各所述沟道区还延伸到所述N型柱的顶部；各所述N型柱作为超结器件的漂移区，在各所述N型柱的顶部都分别形成有相互隔开的栅极结构一和栅极结构二；所述栅极结构一对所述N型柱的第一侧顶部的所述沟道区进行覆盖并用于形成沟道一；所述栅极结构二对所述N型柱的第二侧顶部的所述沟道区进行覆盖并用于形成沟道二；在各所述沟道区中都形成有由N+区组成的源区和由P+区组成的沟道引出区，各所述源区和各所述沟道引出区都连接到由正面金属层组成的源极；由N+区组成的漏区位于超结结构的底部，在所述漏区的底部形成有由背面金属层组成的漏极；所述栅极结构一包括栅介质层一和电极材料一，所述栅极结构二包括栅介质层二和电极材料二；所述电极材料一连接到由正面金属层组成得到栅极；所述电极材料二连接到所述源极；所述栅极结构一形成所述沟道一的阈值电压一大于所述栅极结构二形成所述沟道二的的阈值电压二；所述沟道区和所述漂移区形成寄生体二极管；超结器件正向导通时，所述栅极所加的电压大于所述阈值电压一，所述漏极电压大于所述源极电压，所述沟道一导通，所述沟道二截止，所述寄生体二极管截止；超结器件反向导通时，所述栅极所加的电压小于所述阈值电压一，所述沟道一截止，所述寄生体二极管正向导通，所述源极电压大于所述漏极电压且二者差值等于所述寄生体二极管的正向导通压降，所述阈值电压二要求小于所述寄生体二极管的正向导通压降，使得所述沟道二导通，通过所述沟道二导通减少各所述N型柱表面区域的空穴浓度，从而降低所述超结器件的最大反向恢复电流。2.如权利要求1所述的超结器件，其特征在于：所述栅极结构一和所述栅极结构二都为沟槽栅结构；或者，所述栅极结构一和所述栅极结构二中的一个为沟槽栅结构、另一个为平面栅结构；或者，所述栅极结构一和所述栅极结构二都为平面栅结构。3.如权利要求2所述的超结器件，其特征在于：所述栅极结构一和所述栅极结构二都为平面栅结构时，在各所述N型柱的表面区域中形成有N型掺杂的JFET注入区，所述JFET注入区位于所述N型柱顶部的两所述沟道区之间。4.如权利要求3所述的超结器件，其特征在于：所述JFET注入区由...

【专利技术属性】
技术研发人员：曾大杰，
申请(专利权)人：上海鼎阳通半导体科技有限公司，
类型：发明
国别省市：上海;31