SOI射频开关结构及集成电路制造技术

一种SOI射频开关结构及集成电路。SOI射频开关结构包括：按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，每个MOS晶体管的源极和漏极通过各自的第一电阻器连接，每个MOS晶体管的栅极通过各自的第二电阻器连接栅极电压，第一个MOS晶体管的漏极连接至输入信号，最后一个MOS晶体管的源极连接输出信号；每个MOS晶体管的体区分别连接至各自的第三电阻器的第一端，相邻两个第三电阻器的第二端之间连接一个第四电阻器，最靠近射频信号输入端的MOS晶体管体区经由第四电阻器R4接地，最靠近输出端的MOS晶体管体区接负偏压；各个第四电阻器形成一个依次连接的串行链路以便在接地电压和负偏压电压之间进行串联分压。

SOI RF switch structure and integrated circuit

SOI radio frequency switch structure and integrated circuit. Including the SOI RF switch structure: according to the previous MOS transistor source drain electrode connected to the adjacent after a MOS transistor way are arranged side by side of a plurality of MOS transistors, each MOS source and drain of the transistor through a first resistor of each connection, each MOS transistor gate by gate voltage the second resistors respectively, the first MOS transistor has a drain connected to the input signal, the last MOS the source of the transistor is connected with the output end of the signal; the body region of each MOS transistor are connected to respective third resistor, a fourth resistor is connected between two adjacent a second end of the resistor third, close to the most MOS transistor body region RF signal input via the fourth resistor R4 grounding, grounding the negative bias near MOS transistor output end of each body region; forming a fourth resistor The serial links are connected in series in order to carry out series voltage division between the ground voltage and the negative bias voltage.

【技术实现步骤摘要】

本专利技术涉及半导体电路设计及半导体电路制造领域；更具体地说，本专利技术涉及一种SOI射频开关结构，而且本专利技术还涉及一种包含这种SOI射频开关结构的集成电路。
技术介绍
硅材料是半导体行业应用最广泛的主要原材料，大多数芯片都是用硅片制造的。绝缘体上硅(SOI，Silicon-on-insulator)是一种特殊的硅片，其结构的主要特点是在有源层和衬底层之间插入绝缘层(掩埋氧化物层)来隔断有源层和衬底之间的电气连接，这一结构特点为绝缘体上硅类的器件带来了寄生效应小、速度快、功耗低、集成度高、抗辐射能力强等诸多优点。一般，绝缘体上中硅由作为有源层的硅顶层、作为绝缘层的掩埋氧化物层、作为支撑层的硅基底层组成。其中，电路形成在硅顶层(有源层)中。硅基底层一般较厚，其主要作用是为上面的两层(即，硅顶层和掩埋氧化物层)提供机械支撑。图1示意性地示出了根据现有技术的SOI射频开关结构的结构示意图。具体如图1所示，根据现有技术的SOI射频开关结构一般包括：按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中所述多个MOS晶体管中的每个MOS晶体管的源极和漏极通过各自的第一电阻器R1连接，所述多个MOS晶体管中的每个MOS晶体管的栅极通过各自的第二电阻器R2连接栅极电压Vg，所述多个MOS晶体管中的每个MOS晶体管的体区通过第三电阻器R3(体区电阻)连接至电源地，而且所述多个MOS晶体管中的第一个MOS晶体管的漏极连接至输入信号RF_in，且所述多个MOS晶体管中的最后一个MOS晶体管的源极连接输出信号RF-_out。其中，在Vg＝-VDD(VDD表示集成电路的电源电压)时，SOI射频开关结构处于断开状态。但是，对于图1所示的根据现有技术的SOI射频开关结构，存在各个MOS晶体管级之间的不平衡射频信号电压分布，如图2所示。由此，希望能够提供一种能够有效改善各个MOS晶体管级之间的不平衡电压分布问题的SOI射频开关结构。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效改善各个MOS晶体管级之间的不平衡电压分布问题的SOI射频开关结构。为了实现上述技术目的，根据本专利技术，提供了一种SOI射频开关结构，包括：按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中所述多个MOS晶体管中的每个MOS晶体管的源极和漏极通过各自的第一电阻器连接，所述多个MOS晶体管中的每个MOS晶体管的栅极通过各自的第二电阻器连接栅极电压，而且所述多个MOS晶体管中的第一个MOS晶体管的漏极连接至输入信号，且所述多个MOS晶体管中的最后一个MOS晶体管的源极连接输出信号；所述多个MOS晶体管中的每个MOS晶体管的体区分别连接至各自的第三电阻器的第一端，而且相邻两个第三电阻器的第二端之间连接一个第四电阻器；而且，最靠近射频信号输入端的MOS晶体管的体区经由一个第四电阻器R4接地，最靠近射频输出端的MOS晶体管的体区接负偏压，由此各个第四电阻器形成一个依次连接的串行链路以便在接地电压和负偏压电压之间进行串联分压。优选地，所述多个MOS晶体管中的最后一个MOS晶体管的第三电阻器的第二端连接至负偏压。优选地，所有第一电阻器的电阻值相等，而且其中第一电阻器的电阻值介于10KΩ至100KΩ之间。优选地，所有第二电阻器的电阻值相等，而且其中第二电阻器的电阻值介于10KΩ至100KΩ之间。优选地，所有第三电阻器的电阻值相等，而且其中第三电阻器的电阻值介于10KΩ至100KΩ之间。优选地，所有第一电阻器、所有第二电阻器以及所有第三电阻器的电阻值相等。优选地，第四电阻器的电阻值大致相等，而且其中第四电阻器的电阻值介于1Ω至100KΩ之间。而且，为了实现上述技术目的，根据本专利技术，提供了一种包括上述SOI射频开关结构的集成电路。本专利技术通过改变晶体管的直流偏置工作点，改变关态电容大小，从而改变射频交流信号的分布。利用根据本专利技术的SOI射频开关结构，能够有效改善各个MOS晶体管级之间的不平衡电压分布问题。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中：图1示意性地示出了根据现有技术的SOI射频开关结构的结构示意图。图2示意性地示出了根据现有技术的SOI射频开关结构的不平衡电压分布。图3示意性地示出了根据本专利技术优选实施例的SOI射频开关结构的结构示意图。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施方式为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内容进行详细描述。图3示意性地示出了根据本专利技术优选实施例的SOI射频开关结构的结构示意图。如图3所示，根据本专利技术优选实施例的SOI射频开关结构包括：按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中所述多个MOS晶体管中的每个MOS晶体管的源极和漏极通过各自的第一电阻器R1连接，所述多个MOS晶体管中的每个MOS晶体管的栅极通过各自的第二电阻器R2连接栅极电压Vg，而且所述多个MOS晶体管中的第一个MOS晶体管的漏极连接至输入信号RF_in，且所述多个MOS晶体管中的最后一个MOS晶体管的源极连接输出信号RF_out。而且，在根据本专利技术优选实施例的SOI射频开关结构中，所述多个MOS晶体管中的每个MOS晶体管的体区分别连接至各自的第三电阻器R3的第一端，而且相邻两个第三电阻器R3的第二端之间连接一个第四电阻器R4。而且，最靠近射频信号输入端的MOS晶体管的体区经由一个第四电阻器R4接地，最靠近射频输出端的MOS晶体管的体区接负偏压。即，射频输入端的晶体管通过第四电阻器接地，在射频输出端的晶体管通过第四电阻器接负偏压。由此，各个第四电阻器形成一个依次连接的串行链路以便在接地电压和负偏压电压之间进行串联分压。通过第四电阻器形成了串联电阻结构，每隔一个电阻(第三电阻器R3)与MOS晶体管的体区连接。靠近射频信号输入端的MOS管体区接地，靠近输出端的MOS管体区接负的衬底偏压。由此，本专利技术能够通过电阻串联结构分压，使得每级MOSFET体区加载了不同的衬底偏压，达到改变电容大小的目的。而且，例如，如图3所示，所述多个MOS晶体管中的第一个MOS晶体管的第三电阻器R3外侧可以连接有一个第四电阻器R4。而且，如图3所示，所述多个MOS晶体管中的最后一个MOS晶体管的第三电阻器R3的第二端连接至负偏压Vsub。优选地，所有第一电阻器R1的电阻值大致相等。当然，这些电阻器阻值大致相等是优选方案；而在具体实施例中，各个第一电阻器R1的电阻值可以不相等。优选地，所有第二电阻器R2的电阻值大致相等。当然，这些电阻器阻值大致相等是优选方案；而在具体实施例中，各个第二电阻器R2的电阻值可以不相等。优选地，所有第三电阻器R3的电阻值大致相等。当然，这些电阻器阻值大致相等是优选方案；而在具体实施例中，各个第三电阻器R3的电阻值可以不相等。优选地，所有第一电阻器R1、所有本文档来自技高网...

【技术保护点】
一种SOI射频开关结构，其特征在于包括：按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中所述多个MOS晶体管中的每个MOS晶体管的源极和漏极通过各自的第一电阻器连接，所述多个MOS晶体管中的每个MOS晶体管的栅极通过各自的第二电阻器连接栅极电压，而且所述多个MOS晶体管中的第一个MOS晶体管的漏极连接至输入信号，且所述多个MOS晶体管中的最后一个MOS晶体管的源极连接输出信号；所述多个MOS晶体管中的每个MOS晶体管的体区分别连接至各自的第三电阻器的第一端，而且相邻两个第三电阻器的第二端之间连接一个第四电阻器；而且，最靠近射频信号输入端的MOS晶体管的体区经由一个第四电阻器R4接地，最靠近射频输出端的MOS晶体管的体区接负偏压，由此各个第四电阻器形成一个依次连接的串行链路以便在接地电压和负偏压电压之间进行串联分压。

【技术特征摘要】
1.一种SOI射频开关结构，其特征在于包括：按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中所述多个MOS晶体管中的每个MOS晶体管的源极和漏极通过各自的第一电阻器连接，所述多个MOS晶体管中的每个MOS晶体管的栅极通过各自的第二电阻器连接栅极电压，而且所述多个MOS晶体管中的第一个MOS晶体管的漏极连接至输入信号，且所述多个MOS晶体管中的最后一个MOS晶体管的源极连接输出信号；所述多个MOS晶体管中的每个MOS晶体管的体区分别连接至各自的第三电阻器的第一端，而且相邻两个第三电阻器的第二端之间连接一个第四电阻器；而且，最靠近射频信号输入端的MOS晶体管的体区经由一个第四电阻器R4接地，最靠近射频输出端的MOS晶体管的体区接负偏压，由此各个第四电阻器形成一个依次连接的串行链路以便在接地电压和负偏压电压之间进行串联分压。2.根据权利要求1所述的SOI射频开关结构，...

【专利技术属性】
技术研发人员：刘张李，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31