一种可编程片上系统片内Avalon总线架构技术方案

本实用新型专利技术涉及一种可编程片上系统片内Avalon总线架构，分频控制器的输出端与定时器的输入端相连接，定时器与同步算法控制器双相连接，同步算法控制器的输出端与晶振补偿控制器相连接，晶振补偿控制器与分频控制器双相连接，定时器的输出端还与晶振补偿控制器的输入端相连接。该可编程片上系统片内Avalon总线架构充分发挥了数字逻辑电路的优势，提高了时钟同步精度。为进一步基于FPGA芯片的板级实现和网络控制协议SoC/SoPC系统的设计打下了坚实的基础。

System on chip Avalon bus architecture on programmable chip

The utility model relates to a programmable system on chip chip Avalon bus architecture, the input end of the output frequency controller and timer timer connection and synchronization algorithm controller is connected with output crystal oscillator compensation controller synchronization algorithm controller is connected with double frequency crystal oscillator compensation controller controller connected to the output end of the timer the crystal oscillator compensation controller is connected with the input end. The on-chip Avalon bus architecture on the programmable chip can give full play to the advantages of digital logic circuit and improve the precision of clock synchronization. In order to lay a solid foundation for the further implementation of the board based on FPGA chip and the design of network control protocol SoC/SoPC system.

【技术实现步骤摘要】

本技术属于时间控制
，尤其涉及一种可编程片上系统片内Avalon总线架构。
技术介绍
精确时间协议（Precision Time Protocol：PTP）由IEEE1588标准定义，用于对标准以太网或其他分布式总线系统设备进行微秒级和亚微秒级同步。而纯嵌入式软件实现时，存在通信协议栈处理延迟、系统任务调用、中断响应、算法执行效率低、晶振频率漂移等问题，给时钟同步精确度造成了某种程度上的瓶颈。
技术实现思路
本技术为解决公知技术中存在的纯嵌入式软件实现时，存在通信协议栈处理延迟、系统任务调用、中断响应、算法执行效率低、晶振频率漂移的问题，给时钟同步精确度造成了某种程度上的瓶颈的问题而提供一种结构简单、安装使用方便、提高工作效率的可编程片上系统片内Avalon总线架构。本技术为解决公知技术中存在的技术问题所采取的技术方案是：该可编程片上系统片内Avalon总线架构包括：分频控制器、定时器、同步算法控制器、晶振补偿控制器；分频控制器的输出端与定时器的输入端相连接，定时器与同步算法控制器双相连接，同步算法控制器的输出端与晶振补偿控制器相连接，晶振补偿控制器与分频控制器双相连接，定时器的输出端还与晶振补偿控制器的输入端相连接。本技术还可以采用如下技术措施：所述的分频控制器内安装有晶振时钟。所述的同步算法控制器上安装有计数器。本技术具有的优点和积极效果是：该可编程片上系统片内Avalon总线架构充分发挥了数字逻辑电路的优势，提高了时钟同步精度。为进一步基于FPGA芯片的板级实现和网络控制协议SoC/SoPC系统的设计打下了坚实的基础。附图说明图1是本技术实施例提供的可编程片上系统片内Avalon总线架构的结构示意图；图中：1、分频控制器；2、定时器；3、同步算法控制器；4、晶振补偿控制器。具体实施方式为能进一步了解本技术的
技术实现思路
、特点及功效，兹例举以下实施例，并配合附图详细说明如下：请参阅图1所示：该可编程片上系统片内Avalon总线架构包括：分频控制器1、定时器2、同步算法控制器3、晶振补偿控制器4；分频控制器1的输出端与定时器2的输入端相连接，定时器2与同步算法控制器3双相连接，同步算法控制器3的输出端与晶振补偿控制器4相连接，晶振补偿控制器4与分频控制器1双相连接，定时器2的输出端还与晶振补偿控制器4的输入端相连接。所述的分频控制器1内安装有晶振时钟。所述的同步算法控制器3上安装有计数器。分频控制器1中的数据流是以半位元码（nibble）形式传输，即每个时钟周期传输4位数据。实现一个特殊的nibble计数器，用于记录通过MII接口的4位半位元码的个数，以此可以定位PTP帧的不同协议字段，产生相应控制信号。当MII接收有效（RX_DV）信号为高电平时，开始侦听数据信号端口，一旦收到帧起始定界符“10101011”，立即产生时间戳触发信号，触发定时器2保存当前时刻值。同时启动nibble计数器开始记录收到的半位元码数，以此找到PTP帧中关键字段进行，最终完成一次同步计算和时钟修正过程。以上所述仅是对本技术的较佳实施例而已，并非对本技术作任何形式上的限制，凡是依据本技术的技术实质对以上实施例所做的任何简单修改，等同变化与修饰，均属于本技术技术方案的范围内。本文档来自技高网...

【技术保护点】
一种可编程片上系统片内Avalon总线架构，其特征在于，该可编程片上系统片内Avalon总线架构包括：分频控制器、定时器、同步算法控制器、晶振补偿控制器；分频控制器的输出端与定时器的输入端相连接，定时器与同步算法控制器双相连接，同步算法控制器的输出端与晶振补偿控制器相连接，晶振补偿控制器与分频控制器双相连接，定时器的输出端还与晶振补偿控制器的输入端相连接。

【技术特征摘要】
1.一种可编程片上系统片内Avalon总线架构，其特征在于，该可编程片上系统片内Avalon总线架构包括：分频控制器、定时器、同步算法控制器、晶振补偿控制器；分频控制器的输出端与定时器的输入端相连接，定时器与同步算法控制器双相连接，同步算法控制器的输出端与晶振补偿控制器相连接，晶振补偿控制...

【专利技术属性】
技术研发人员：刘丹，
申请(专利权)人：重庆电子工程职业学院，
类型：新型
国别省市：重庆;50