晶体管的形成方法技术

技术编号:14173066 阅读:99 留言:0更新日期:2016-12-13 01:07
一种晶体管的形成方法,包括:提供半导体衬底,包括NMOS区域和PMOS区域;形成PMOS区域上的第一栅介质层、第一盖帽层以及位于第一盖帽层表面的第一伪栅极,形成NMOS区域上的第二栅介质层、第二盖帽层以及位于第二盖帽层表面的第二伪栅极;在半导体衬底表面形成介质层;在介质层、第一伪栅极、第二伪栅极表面形成金属掩膜层;刻蚀金属掩膜层,暴露出第一伪栅极表面,去除第一伪栅极,形成第一凹槽;在第一凹槽内形成第一金属栅极;采用无氯刻蚀气体刻蚀金属掩膜层,暴露出第二伪栅极表面,并去除第二伪栅极,形成第二凹槽;在第二凹槽内形成第二金属栅极。上述方法可以提高形成的晶体管的性能。

Method for forming transistor

The method includes forming a transistor, providing a semiconductor substrate, including the NMOS and PMOS regions; forming a first gate dielectric layer, PMOS region on the first capping layer is located on the first surface of the cap layer and the first dummy gate, the formation of NMOS region on the second gate dielectric layer, second layer and second blocks located in the cap layer on the surface of second pseudo grid; forming a dielectric layer on a semiconductor substrate surface; the dielectric layer, the first and second dummy gate dummy gate formed on the surface of metal mask layer; etching a metal mask layer, exposing the first dummy gate surface, removing the a dummy gate, forming a first groove; the first metal gate is formed in the first groove; no chlorine etching gas by etching a metal mask layer, exposed second dummy gate surface, and removing the dummy gate second, second groove is formed in the second groove form second; Metal grid. The above method can improve the performance of the formed transistor.

【技术实现步骤摘要】

本专利技术涉及半导体
,特别涉及一种晶体管的形成方法
技术介绍
随着半导体器件集成度的不断提高,技术节点的降低,传统的栅介质层不断变薄,晶体管漏电量随之增加,引起半导体器件功耗浪费等问题。为解决上述问题,现有技术提供一种将金属栅极替代多晶硅栅极的解决方案。其中,“后栅(gate last)”工艺为形成高K金属栅极晶体管的一个主要工艺。现有形成高K金属栅极晶体管的方法包括:提供半导体衬底,所述半导体衬底上形成有栅介质层和覆盖栅介质层的伪栅极,以及位于所述半导体衬底上并覆盖所述栅介质层和伪栅极的介质层,所述介质层的表面与伪栅极表面齐平;去除所述伪栅结构后形成凹槽;在所述凹槽内依次形成功函数层和金属层,所述金属层填充满凹槽,作为晶体管的金属栅极。在半导体衬底上采用后栅工艺同时形成NMOS晶体管和PMOS晶体管时,需要先去除PMOS区域上的伪栅极,形成PMOS晶体管的金属栅极,然后去除NMOS区域上的伪栅极,形成NMOS晶体管的金属栅极。在形成NMOS晶体管的金属栅极的过程中,容易对PMOS晶体管已经形成的金属栅极和功函数层造成损伤,从而影响PMOS晶体管的性能。采用上述后栅工艺形成的晶体管的性能有待进一步的提高。
技术实现思路
本专利技术解决的问题是提供一种晶体管的形成方法,提高形成的晶体管的性能。为解决上述问题,本专利技术提供一种晶体管的形成方法,包括:形成覆盖部分PMOS区域的第一栅介质层、位于第一栅介质层表面的第一盖帽层以及位于第一盖帽层表面的第一伪栅极,形成覆盖部分NMOS区域的第二栅介质层、位于第二栅介质层表面的第二盖帽层以及位于第二盖帽层表面的第二伪
栅极;在所述半导体衬底表面形成介质层,所述介质层的表面与第一伪栅极、第二伪栅极的表面齐平;在所述介质层、第一伪栅极、第二伪栅极表面形成金属掩膜层;刻蚀PMOS区域上的金属掩膜层,暴露出第一伪栅极表面,并去除所述第一伪栅极,在PMOS区域上形成第一凹槽;在所述第一凹槽内形成填充满所述第一凹槽的第一金属栅极;采用无氯刻蚀气体刻蚀所述NMOS区域上的金属掩膜层,暴露出第二伪栅极表面,并去除所述第二伪栅极,在NMOS区域上形成第二凹槽;在所述第二凹槽内形成填充满所述第二凹槽的第二金属栅极。可选的,采用无氯刻蚀气体刻蚀所述NMOS区域上的金属掩膜层,包括第一主刻蚀步骤和第一过刻蚀步骤,所述第一过刻蚀步骤在第一主刻蚀步骤之后进行,所述第一过刻蚀步骤对金属掩膜层的刻蚀选择性大于第一主刻蚀步骤对金属掩膜层的刻蚀选择性。可选的,所述金属掩膜层的材料为TiN或TaN。可选的,所述第一主刻蚀步骤采用的刻蚀气体包括CH3OH和Ar,其中,CH3OH流量为50sccm至500sccm,Ar流量为50sccm至500sccm,源功率为100W至2000W,偏置功率为0瓦至200瓦,反应腔室压强为10mTorr至500mTorr。可选的,所述第一过刻蚀步骤采用同步脉冲刻蚀法。可选的,所述第一过刻蚀步骤采用的刻蚀气体包括HBr和O2,HBr流量为50sccm至500sccm,O2流量为0sccm至100sccm,源功率为100W至2000W,源功率占空比为10%至80%,偏置功率为0W至200W,偏置功率占空比为10%至80%,脉冲频率为100Hz至10kHz。可选的,采用干法刻蚀工艺去除所述第二伪栅极,包括第二主刻蚀步骤和第二过刻蚀步骤,所述第二过刻蚀步骤在第二主刻蚀步骤之后进行,所述第二过刻蚀步骤对第二伪栅极的刻蚀选择性大于第二主刻蚀步骤对第二伪栅极的刻蚀选择性。可选的,所述第二主刻蚀步骤采用同步脉冲刻蚀法。可选的,所述第二主刻蚀步骤采用的刻蚀气体包括HBr和O2,HBr流量
为50sccm至500sccm,O2流量为5sccm至100sccm,提供源功率为500瓦至2500瓦,源功率的占空比为10%至80%,提供偏置功率为0瓦至500瓦,偏置功率的占空比为10%至80%,源功率和偏置功率的脉冲频率为100赫兹至10千赫兹,刻蚀腔室压强为10毫托至200毫托。可选的,所述第二过刻蚀步骤采用连续刻蚀法或同步脉冲刻蚀法。可选的,所述第二过刻蚀步骤采用的刻蚀气体包括H2,H2流量为50sccm至500sccm,源功率为500瓦至2500瓦,源功率的占空比为10%至80%,偏置功率为0瓦至500瓦,偏置功率的占空比为10%至80%,源功率和偏置功率的脉冲频率为100赫兹至10千赫兹,刻蚀腔室压强为10毫托至200毫托。可选的,所述第一伪栅极的材料为多晶硅、氮化硅或无定形碳;所述第二伪栅极的材料为多晶硅、氮化硅或无定形碳。可选的,去除所述第二伪栅极之后,还包括对第二凹槽和第一金属栅极表面进行第一刻蚀后处理。可选的,所述第一刻蚀后处理采用的Ar作为处理气体,Ar流量为50sccm至500sccm,源功率为500瓦至2500瓦,偏置功率为0瓦至500瓦。可选的,还包括在第一刻蚀处理之后进行N2清洗步骤,N2流量为50sccm至1000sccm。可选的,还包括在N2清洗之后进行第二刻蚀后处理,所述第二刻蚀后处理采用CF4作为处理气体,CF4流量为50sccm至500sccm,源功率为500瓦至2500瓦,偏置功率为0瓦至500瓦。可选的,还包括在第二刻蚀处理之后进行第三刻蚀后处理,所述第三刻蚀后处理采用CO作为处理气体,CO流量为50sccm至500sccm,提供源功率为100W至2000W,源功率的占空比为10%至80%,提供偏置功率为0瓦至200瓦,偏置功率的占空比为10%至80%,源功率和偏置功率的脉冲频率为100赫兹至10千赫兹,反应腔室压强为10毫托至500毫托。可选的,所述第一盖帽层和第二盖帽层的材料为TiN,所述第一金属栅极和第二金属栅极的材料包括铝、铜、银、铂、钨或氮化钨。可选的,还包括在形成第一金属栅极之前,在第一盖帽层表面形成第一功函数层;在形成第二金属栅极之前,在第二盖帽层表面形成第二功函数层。可选的,所述第一功函数层的材料为TiN,第二功函数层的材料为TiAl或TiC。与现有技术相比,本专利技术的技术方案具有以下优点:本专利技术的技术方案提供一种晶体管的形成方法,在PMOS区域上形成第一金属栅极之后,刻蚀NMOS区域上的金属掩膜层,暴露出第二伪栅极的表面,然后去除第二伪栅极,形成第二凹槽,并且,在第二凹槽内形成第二金属栅极。在刻蚀所述金属掩膜层的过程中,采用无氯刻蚀气体,可以避免刻蚀气体对第二金属栅极表面造成损伤,并且能够防止刻蚀气体与金属掩膜层材料形成不易挥发的刻蚀副产物,沉积在第一金属栅极表面。从而可以提高第一金属栅极的质量,提高形成的晶体管的性能。进一步,采用无氯刻蚀气体刻蚀所述NMOS区域上的金属掩膜层,包括第一主刻蚀步骤和第一过刻蚀步骤,所述第一过刻蚀步骤在第一主刻蚀步骤之后进行,所述第一过刻蚀步骤对金属掩膜层的刻蚀选择性大于第一主刻蚀步骤对金属掩膜层的刻蚀选择性。从而采用第一主刻蚀步骤去除部分厚度的金属掩膜层之后,再采用更高刻蚀选择性的第一过刻蚀步骤对剩余厚度的金属掩膜层进行刻蚀,可以确保将第二伪栅极表面的金属掩膜层完全去除,并且,使得金属掩膜层与第二伪栅极之间具有较高的刻蚀选择比。进一步,所述第一过刻蚀步骤采用同步脉冲刻蚀法,一方面,本文档来自技高网
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晶体管的形成方法

【技术保护点】
一种晶体管的形成方法,其特征在于,包括:提供半导体衬底,所述半导体衬底包括NMOS区域和PMOS区域;形成覆盖部分PMOS区域的第一栅介质层、位于第一栅介质层表面的第一盖帽层以及位于第一盖帽层表面的第一伪栅极,形成覆盖部分NMOS区域的第二栅介质层、位于第二栅介质层表面的第二盖帽层以及位于第二盖帽层表面的第二伪栅极;在所述半导体衬底表面形成介质层,所述介质层的表面与第一伪栅极、第二伪栅极的表面齐平;在所述介质层、第一伪栅极、第二伪栅极表面形成金属掩膜层;刻蚀PMOS区域上的金属掩膜层,暴露出第一伪栅极表面,并去除所述第一伪栅极,在PMOS区域上形成第一凹槽;在所述第一凹槽内形成填充满所述第一凹槽的第一金属栅极;采用无氯刻蚀气体刻蚀所述NMOS区域上的金属掩膜层,暴露出第二伪栅极表面,并去除所述第二伪栅极,在NMOS区域上形成第二凹槽;在所述第二凹槽内形成填充满所述第二凹槽的第二金属栅极。

【技术特征摘要】
1.一种晶体管的形成方法,其特征在于,包括:提供半导体衬底,所述半导体衬底包括NMOS区域和PMOS区域;形成覆盖部分PMOS区域的第一栅介质层、位于第一栅介质层表面的第一盖帽层以及位于第一盖帽层表面的第一伪栅极,形成覆盖部分NMOS区域的第二栅介质层、位于第二栅介质层表面的第二盖帽层以及位于第二盖帽层表面的第二伪栅极;在所述半导体衬底表面形成介质层,所述介质层的表面与第一伪栅极、第二伪栅极的表面齐平;在所述介质层、第一伪栅极、第二伪栅极表面形成金属掩膜层;刻蚀PMOS区域上的金属掩膜层,暴露出第一伪栅极表面,并去除所述第一伪栅极,在PMOS区域上形成第一凹槽;在所述第一凹槽内形成填充满所述第一凹槽的第一金属栅极;采用无氯刻蚀气体刻蚀所述NMOS区域上的金属掩膜层,暴露出第二伪栅极表面,并去除所述第二伪栅极,在NMOS区域上形成第二凹槽;在所述第二凹槽内形成填充满所述第二凹槽的第二金属栅极。2.根据权利要求1所述的晶体管的形成方法,其特征在于,采用无氯刻蚀气体刻蚀所述NMOS区域上的金属掩膜层,包括第一主刻蚀步骤和第一过刻蚀步骤,所述第一过刻蚀步骤在第一主刻蚀步骤之后进行,所述第一过刻蚀步骤对金属掩膜层的刻蚀选择性大于第一主刻蚀步骤对金属掩膜层的刻蚀选择性。3.根据权利要求2所述的晶体管的形成方法,其特征在于,所述金属掩膜层的材料为TiN或TaN。4.根据权利要求3所述的晶体管的形成方法,其特征在于,所述第一主刻蚀步骤采用的刻蚀气体包括CH3OH和Ar,其中,CH3OH流量为50sccm至500sccm,Ar流量为50sccm至500sccm,源功率为100W至2000W,偏置功率为0瓦至200瓦,反应腔室压强为10mTorr至500mTorr。5.根据权利要求3所述的晶体管的形成方法,其特征在于,所述第一过刻蚀
\t步骤采用同步脉冲刻蚀法。6.根据权利要求5所述的晶体管的形成方法,其特征在于,所述第一过刻蚀步骤采用的刻蚀气体包括HBr和O2,HBr流量为50sccm至500sccm,O2流量为0sccm至100sccm,源功率为100W至2000W,源功率占空比为10%至80%,偏置功率为0W至200W,偏置功率占空比为10%至80%,脉冲频率为100Hz至10kHz。7.根据权利要求1所述的晶体管的形成方法,其特征在于,采用干法刻蚀工艺去除所述第二伪栅极,包括第二主刻蚀步骤和第二过刻蚀步骤,所述第二过刻蚀步骤在第二主刻蚀步骤之后进行,所述第二过刻蚀步骤对第二伪栅极的刻蚀选择性大于第二主刻蚀步骤对第二伪栅极的刻蚀选择性。8.根据权利要求7所述的晶体管的形成方法,其特征在于,所述第二主刻蚀步骤采用同步脉冲刻蚀法。9.根据权利要求8所述的晶体管的形成方法,其特征在于,所述第二主刻蚀步骤采用的刻蚀气体包括HBr和O2,HBr流量为50sccm至500sccm,O2流量为5sccm...

【专利技术属性】
技术研发人员:张海洋纪世良
申请(专利权)人:中芯国际集成电路制造上海有限公司
类型:发明
国别省市:上海;31

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