触发器电路制造技术

一种触发器电路，包括第一锁存器、第二锁存器和触发级。第一锁存器被配置为基于第一锁存器输入信号和时钟信号设置第一锁存器输出信号。第二锁存器被配置为基于第二锁存器输入信号和时钟信号设置第二锁存器输出信号。触发级被配置为基于第一锁存器输出信号生成第二锁存器输入信号。触发级被配置为基于第一锁存器输出信号和第二锁存器输出信号使第二锁存器输入信号具有不同的电压摆幅。

【技术实现步骤摘要】
交叉参考本申请关于2014年8月29日提交的标题为“FLIP FLOP CIRCUIT”的第14/472,937号美国专利申请，其全部内容结合于此作为参考。
本专利技术一般地涉及半导体
，更具体地涉及触发器及其操作方法。
技术介绍
在芯片上硅(SOC)设计中，诸如D型触发器(DFF)或扫描DFF(SDFF，也被称为扫描触发器)的触发器电路被用于执行电路设计的期望功能。例如，包括多个互连的扫描触发器的扫描链被用于获取对集成电路(IC)的内部节点的访问，以通过将测试数据传输通过扫描触发器来简化IC的测试。扫描触发器被配置为以两种模式(数据模式和扫描模式)中的一种来进行工作。当扫描触发器的扫描使能信号(假设为有效高)被设置为低逻辑值时，扫描触发器处于数据模式。当扫描触发器的扫描使能信号被设置为高逻辑值时，扫描触发器处于扫描模式。对于全扫描设计，在扫描测试期间，所有触发器和与触发器连接的所有组合逻辑都可以同时进行切换，从而引起相对较高的功耗。随着IC芯片密度和速度的增加，这种高功耗可能会超过电路的额定功率。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种触发器电路，包括：第一锁存器，被配置为基于第一锁存器输入信号和时钟信号设置第一锁存器输出信号；第二锁存器，被配置为基于第二锁存
器输入信号和所述时钟信号设置第二锁存器输出信号；以及触发级，与所述第一锁存器和所述第二锁存器耦合，所述触发级被配置为基于所述第一锁存器输出信号生成所述第二锁存器输入信号，所述触发级被配置为基于所述第一锁存器输出信号和所述第二锁存器输出信号使所述第二锁存器输入信号具有不同的电压摆幅。在该触发器电路中，所述触发级被配置为使：响应于所述第二锁存器输出信号的第一状态，所述第二锁存器输入信号具有第一电压摆幅；并且响应于所述第二锁存器输出信号的第二状态和所述第一锁存器输出信号的第一状态，所述第二锁存器输入信号具有第二电压摆幅，所述第二电压摆幅小于所述第一电压摆幅。在该触发器电路中，所述第二电压摆幅大于所述第一锁存器的N型晶体管的阈值电压或者大于所述第二锁存器的N型晶体管的阈值电压。在该触发器电路中，所述触发级包括：电压设置电路，包括输出节点并被配置为将所述电压设置电路的输出节点处的电压设置为：响应于所述第二锁存器输出信号的第一状态具有第一电源电压电平；并且响应于所述第二锁存器输出信号的第二状态具有第二电源电压电平，所述第二电源电压电平小于所述第一电源电压电平；以及NAND门，包括第一P型晶体管，所述NAND门的所述第一P型晶体管的源极与所述电压设置电路的输出节点耦合。在该触发器电路中，所述电压设置电路还包括：电源节点，被配置为提供具有第一电源电压电平的第一电源电压；P型晶体管，具有与所述电源节点耦合的源极、被配置为接收所述第二锁存器输出信号的栅极以及与所述电压设置电路的输出节点耦合的漏极；以及N型晶体管，具有与所述电源节点耦合的漏极、被配置为接收所述第二锁存器输出信号的栅极以及与所述电压设置电路的输出节点耦合的源极。在该触发器电路中，所述电压设置电路还包括：电源节点，被配置为提供具有第一电源电压电平的第一电源电压；P型晶体管，具有与所述电源节点耦合的源极、被配置为接收所述第二锁存器输出信号的栅极以及与所述电压设置电路的输出节点耦合的漏极；以及二极管，具有与所述电源
节点耦合的阳极以及与所述电压设置电路的输出节点耦合的阴极。在该触发器电路中，所述电压设置电路还包括：第一电源节点，被配置为提供具有所述第一电源电压电平的第一电源电压；第二电源节点，被配置为提供具有所述第二电源电压电平的第二电源电压；第一开关器件，被配置为响应于所述第二锁存器输出信号的第一状态将所述第一电源节点电耦合至所述电压设置电路的输出节点以及响应于所述第二锁存器输出信号的第二状态使所述第一电源节点与所述电压设置电路的输出节点电断开；以及第二开关器件，被配置为响应于所述第二锁存器输出信号的第二状态将所述第二电源节点电耦合至所述电压设置电路的输出节点，以及响应于所述第二锁存器输出信号的第一状态使所述第二电源节点与所述电压设置电路的输出节点电断开。在该触发器电路中，所述NAND门还包括：第二P型晶体管，包括：漏极，与所述第一P型晶体管的漏极耦合；和栅极，被配置为接收所述第一锁存器输出信号；第一N型晶体管，包括与所述第一P型晶体管的漏极耦合的漏极；以及第二N型晶体管，包括与所述第一N型晶体管的源极耦合的漏极，其中所述第一P型晶体管的栅极被配置为接收所述时钟信号；所述第一N型晶体管的栅极被配置为接收所述时钟信号和所述第一锁存器输出信号中的一个；并且所述第二N型晶体管的栅极被配置为接收所述所述时钟信号和所述第一锁存器输出信号中的另一个。该触发器电路还包括：输入级，与所述第一锁存器耦合，所述输入级被配置为基于所述多个输入信号中的一个输出所述第一锁存器输入信号。在该触发器电路中，所述第一锁存器被配置为：响应于所述时钟信号的第一状态，基于所述第一锁存器输入信号更新所述第一锁存器输出信号的逻辑状态；并且响应于所述时钟信号的第二状态，保持所述第一锁存器输出信号的逻辑状态，所述时钟信号的第一状态和第二状态在逻辑上相互互补；以及所述第二锁存器被配置为：响应于所述时钟信号的第二状态，基于所述第二锁存器输入信号更新所述第二锁存器输出信号的逻辑状态；并且响应于所述时钟信号的第一状态，保持所述第二锁存器输出信号的逻辑状态。在该触发器电路中，所述第一锁存器包括AND-OR-INV组合逻辑门；以及所述第二锁存器包括OR-AND-INV组合逻辑门。根据本专利技术的另一方面，提供了一种触发器电路，包括：第一锁存器，被配置为基于第一信号并响应于时钟信号生成第二信号；触发级，与所述第一锁存器耦合并且被配置为基于所述时钟信号、所述第二信号和第四信号生成第三信号，第二锁存器，与所述触发级耦合并且被配置为基于所述第三信号并响应于所述时钟信号生成所述第四信号；以及所述触发级包括：电压设置电路，包括输出节点并被配置为响应于所述第四信号设置所述电压设置电路的输出节点处的电压；逻辑门电路，具有与所述电压设置电路的输出节点电耦合的电源节点。在该触发器电路中，所述电压设置电路还包括：电源节点，被配置为提供具有第一电源电压电平的第一电源电压；P型晶体管，具有与所述电源节点耦合的源极、被配置为接收所述第四信号的栅极和与所述电压设置电路的输出节点耦合的漏极；以及N型晶体管，具有与所述电源节点耦合的漏极、被配置为接收所述第四信号的栅极以及与所述电压设置电路的输出节点耦合的源极。在该触发器电路中，所述电压设置电路还包括：电源节点，被配置为提供具有第一电源电压电平的第一电源电压；P型晶体管，具有与所述电源节点耦合的源极、被配置为接收所述第四信号的栅极和与所述电压设置电路的输出节点耦合的漏极；以及二极管，具有与所述电源节点耦合的阳极和与所述电压设置电路的输出节点耦合的阴极。在该触发器电路中，所述电压设置电路还包括：第一电源节点，被配置为提供具有第一电源电压电平的第一电源电压；第二电源节点，被配置为提供具有第二电源电压电平的第二电源电压；第一开关器件，被配置为响应于所述第四信号的第一逻辑状态将所述第一本文档来自技高网...

【技术保护点】
一种触发器电路，包括：第一锁存器，被配置为基于第一锁存器输入信号和时钟信号设置第一锁存器输出信号；第二锁存器，被配置为基于第二锁存器输入信号和所述时钟信号设置第二锁存器输出信号；以及触发级，与所述第一锁存器和所述第二锁存器耦合，所述触发级被配置为基于所述第一锁存器输出信号生成所述第二锁存器输入信号，所述触发级被配置为基于所述第一锁存器输出信号和所述第二锁存器输出信号使所述第二锁存器输入信号具有不同的电压摆幅。

【技术特征摘要】
2014.11.12 US 14/539,4071.一种触发器电路，包括：第一锁存器，被配置为基于第一锁存器输入信号和时钟信号设置第一锁存器输出信号；第二锁存器，被配置为基于第二锁存器输入信号和所述时钟信号设置第二锁存器输出信号；以及触发级，与所述第一锁存器和所述第二锁存器耦合，所述触发级被配置为基于所述第一锁存器输出信号生成所述第二锁存器输入信号，所述触发级被配置为基于所述第一锁存器输出信号和所述第二锁存器输出信号使所述第二锁存器输入信号具有不同的电压摆幅。2.根据权利要求1所述的触发器电路，其中，所述触发级被配置为使：响应于所述第二锁存器输出信号的第一状态，所述第二锁存器输入信号具有第一电压摆幅；并且响应于所述第二锁存器输出信号的第二状态和所述第一锁存器输出信号的第一状态，所述第二锁存器输入信号具有第二电压摆幅，所述第二电压摆幅小于所述第一电压摆幅。3.根据权利要求2所述的触发器电路，其中，所述第二电压摆幅大于所述第一锁存器的N型晶体管的阈值电压或者大于所述第二锁存器的N型晶体管的阈值电压。4.根据权利要求1所述的触发器电路，其中，所述触发级包括：电压设置电路，包括输出节点并被配置为将所述电压设置电路的输出节点处的电压设置为：响应于所述第二锁存器输出信号的第一状态具有第一电源电压电平；并且响应于所述第二锁存器输出信号的第二状态具有第二电源电压电平，所述第二电源电压电平小于所述第一电源电压电平；以及NAND门，包括第一P型晶体管，所述NAND门的所述第一P型晶体管的源极与所述电压设置电路的输出节点耦合。5.根据权利要求4所述的触发器电路，其中，所述电压设置电路还包括：电源节点，被配置为提供具有第一电源电压电平的第一电源电压；P型晶体管，具有与所述电源节点耦合的源极、被配置为接收所述第二锁存器输出信号的栅极以及与所述电压设置电路的输出节点耦合的漏极；以及N型晶体管，具有与所述电源节点耦合的漏极、被配置为接收所述第二锁存器输出信号的栅极以及与所述电压设置电路的输出节点耦合的源极。6.根据权利要求4所述的触发器电路，其中，所述电压设置电路还包括：电源节点，被配置为提供具有第一电源电压电平的第一电源电压；P型晶体管，具有与所述电源节点耦合的源极、被配置为接收所述第二锁存器输出信号的栅极以及与所述电压设置电路的输出节点耦合的漏极；以及二极管，具有与所述电...

【专利技术属性】
技术研发人员：刘祈麟，谢尚志，鲁立忠，吴长余，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71