本实用新型专利技术涉及一种宽带多相时钟生成电路，包括：环形振荡器电路，包括以反相反馈级联地耦合的多个延迟级；其中每个延迟级包括可变电阻电路；相位比较器电路，被配置为执行在由所述环形振荡器电路的两个对应的延迟级输出的两个不同相位之间的相位比较；以及放大器电路，被配置为响应于所述相位比较而生成控制信号，其中所述控制信号被反馈以控制所述环形振荡器电路的所述延迟级中的所述可变电阻电路的电阻。
【技术实现步骤摘要】
本公开内容大体涉及振荡器电路，并且更具体地涉及宽带多相时钟生成电路。
技术介绍
多相时钟在许多应用中是有用的。在高速串行链路应用中，多相时钟被用于以比内部时钟频率高的比特率处理数据流。在时钟倍频器应用中，多相时钟被组合以产生针对合成器的期望输出频率。在微处理器中，多相时钟可以放松预充电逻辑中的时钟约束以实现更高的运行速度。在无线设计中，针对直接转换需要射频多相时钟，而在基带电路中，多相时钟可以被用于找到针对模数转换器(ADC)的更好的采样点以改善总体系统性能。在领域中已知用于实施多相时钟生成的若干技术。这些技术中的一些在下面列出：1.多相电压控制振荡器(M-VCO)(参见例如Mazzanti等人的文章“Analysis and Design of a Double-Quadrature CMOS VCO for Subharmonic Mixing at Ka-Band”，IEEE Transactions on Microwave Theory and Techniques，第56卷，第2期，第355页至第363页，2008(通过引用并入))；2.延迟锁定环(DLL)(参见例如Craninckx等人的文章“Aharmonic quadrature LO generator using a 90°delay-locked loop”，Proc.European Solid-State Circuits Conf.(ESSCIRC)，2004，第127页至第130页(通过引用并入))；3.通过频分的正交(参见例如Bonfanti等人的文章，“A 15-GHzbroad-band/2frequency divider in 0.13μm CMOS for quadrature
generation”，IEEE Microw.Wireless Compon.Lett.，第15卷，第11号，第724页至第726页，2005年11月(通过引用并入))；4.通过多相滤波器的正交(参见例如Kaukovuori等人的文章“Analysis and design of passive polyphase filters”，IEEE Trans.CircuitsSyst.I，Reg.Papers，第55卷，第10号，第3023页至第3037页，2008年11月(通过引用并入))；以及5.注入锁定环形振荡器(参见例如Grozing等人的文章“CMOSRing oscillator with Quadrature outputs and 100MHz to 3.5GHz Tuning Range”，Proc.29th European Solid-State Circuits Conf.(ESSCIRC 03)，IEEE Press，2003，第679页至第682页(通过引用并入))。这些技术中的每个呈现针对宽带应用的一个或多个缺点。M-VCO技术使用如图1的示例中所示的连接的四个级。从振荡器的同相侧产生的信号被注入到振荡器的正交相位侧中，并且反之亦然。环形反馈中呈现的反相允许生成正交的两个信号。存在通过使用LC谐振电路或延迟单元的两种已知实施方案。LC谐振VCO实施方案确保所生成的时钟的足够的谱纯度。该电路可以被调谐以在作用于构成储能罐的电感器或电容器的值上的频率范围内工作。针对高频应用，在VCO中用作调谐元件的可变电容器针对给定调谐范围呈现较差的质量因子，并且在锁相环反馈路径中使用的分频器是功率紧缺的。LC谐振VCO已经成功地被使用在窄带系统中。呈现在调谐范围与相位噪声之间的权衡。此外，多相振荡器示出高相位噪声，尤其是被上转换成相位噪声的闪变分量。延迟单元VCO解决方案采用具有可变延迟的单元。为避免振荡，环必须提供2π的相移并且在振荡频率处具有单位电压增益。每个延迟级必须提供π/N的相移，其中N是延迟级的数目。该方法通常受与过程变化和不匹配相关的问题影响。该电路的额外弱点由沿与相位不确定性相关的环路累积的抖动表示，与由LC谐振实施方案实现的电路相比，抖动与高相位噪声相对应。如环形振荡器中的DLL解决方案利用对如图2所描绘的延迟单
元的使用。与环形振荡器不同，在这种情况下，通常使用数字环路。在链的输入处提供在期望频率的信号。相位检测器被用于将输出相位差与输入相位差进行比较。该信息被用于校准每个单元中的延迟以提供相同输入时钟的均等间隔的相位版本。该解决方案的缺点包括：敏感性过程变化和不匹配；沿环路和复杂校准逻辑的抖动的累积。另一解决方案通过使用分频器来生成正交信号。可以通过如图3所示的双采样器配置来完成对正交的两个时钟的生成。该解决方案按结构是宽带的。为了正确地工作，该架构在其输入处要求在期望频率的两倍的时钟。该信号可以由在期望频率的双倍的频率范围中工作的振荡器提供。该双倍速度要求严重影响VCO设计。实际上，分频器电路随着频率增大而快速地变得功率紧缺。该解决方案的另一缺点在于其仅仅可以产生两个输出相位。多相位滤波器(PPF)解决方案被示出在图4中。生成I-Q信号的最简单的方式是利用RC-CR网络：在同相I输出处的信号具有45度相位滞后，并且在正交相位Q输出处的信号具有45度相位超前。两个信号都被衰减3dB。因此，在极点频率处，相位和幅度两者都处于平衡。该结构仅仅在RC频率处提供恒定90度相移，并且其遭受幅度失衡。又一问题是部件不匹配：其导致两个RC积不相等，并且这产生相位误差。因此，利用更大的死区来实现更好的匹配。该解决方案的另一缺点在于其仅仅可以产生两个输出相位。注入锁定环形振荡器技术具有如图5所示的框图。该电路利用由四个延迟单元组成的环路，其中的一个由输入频率信号注入。输出信号示出输入信号的频率和相位噪声。该方法的主要缺点在于其通常受与稳定和供电变化相关的问题影响。存在对将以高相位准确度生成从在相同频率处的独特时钟相位信号开始的多个均等间隔的时钟相位的改善的环形振荡器电路的需求。
技术实现思路
本文公开的实施例提供一种宽带多相时钟生成电路，其能够在多个操作频率进行操作同时在不同操作频率并且在工艺、温度和供电的变化期间保持良好性能。根据技术的一个方面，宽带多相时钟生成电路包括以反相反馈级联地耦合的多个延迟级；其中每个延迟级包括可变电阻电路；相位比较器电路，被配置为执行在由所述环形振荡器电路的两个对应的延迟级输出的两个不同相位之间的相位比较；以及放大器电路，被配置为响应于所述相位比较而生成控制信号，其中所述控制信号被反馈以控制所述环形振荡器电路的所述延迟级中的所述可变电阻电路的电阻。根据一个实施例，所述两个不同相位是正交相关相位，并且所述相位比较器包括正交相位比较器。根据一个实施例，所述正交相位比较器包括正交混频器电路。根据一个实施例，所述正交混频器电路是无源混频器电路。根据一个实施例，所述放大器电路是跨阻抗放大器。根据一个实施例，每个延迟级中的所述可变电阻电路包括负载电路，所述负载电路包括第一电阻器和第二电阻器以及具有耦合在所述第一电阻器与所述第二电阻器之间的传导路径的晶体管，并且所述晶体管的控制端子被配置为接收所述控制信号。根据一个实施例，所述第一电阻器和所述第二电阻器是具有本文档来自技高网...
【技术保护点】
一种宽带多相时钟生成电路，其特征在于，包括：环形振荡器电路，包括以反相反馈级联地耦合的多个延迟级；其中每个延迟级包括可变电阻电路；相位比较器电路，被配置为执行在由所述环形振荡器电路的两个对应的延迟级输出的两个不同相位之间的相位比较；以及放大器电路，被配置为响应于所述相位比较而生成控制信号，其中所述控制信号被反馈以控制所述环形振荡器电路的所述延迟级中的所述可变电阻电路的电阻。
【技术特征摘要】
2015.10.20 US 14/887,4871.一种宽带多相时钟生成电路，其特征在于，包括：环形振荡器电路，包括以反相反馈级联地耦合的多个延迟级；其中每个延迟级包括可变电阻电路；相位比较器电路，被配置为执行在由所述环形振荡器电路的两个对应的延迟级输出的两个不同相位之间的相位比较；以及放大器电路，被配置为响应于所述相位比较而生成控制信号，其中所述控制信号被反馈以控制所述环形振荡器电路的所述延迟级中的所述可变电阻电路的电阻。2.根据权利要求1所述的电路，其特征在于，所述两个不同相位是正交相关相位，并且所述相位比较器包括正交相位比较器。3.根据权利要求2所述的电路，其特征在于，所述正交相位比较器包括正交混频器电路。4.根据权利要求3所述的电路，其特征在于，所述正交混频器电路是无源混频器电路。5.根据权利要求1所述的电路，其特征在于，所述放大器电路是跨阻抗放大器。6.根据权利要求1所述的电路，其特征在于，每个延迟级中的所述可变电阻电路包括负载电路，所述负载电路包括第一电阻器和第二电阻器以及具有耦合在所述第一电阻器与所述第二电阻器之间的传导路径的晶体管，并且所述晶体管的控制端子被配置为接收所述控制信号。7.根据权利要求6所述的电路，其特征在于，所述第一电阻器和所述第二电阻器是具有数字控制电阻的可变电阻器。8.根据权利要求7所述的电路，其特征在于，还包括数字调谐电路，所述数字调谐电路被配置为输出数字控制信号以对第一电阻器和第二电阻器的所述数字控制电阻进行设置。9.根据权利要求8所述的电路，其特征在于，所述控制信号是模拟控制信号，并且所述传导路径具有模拟控制电阻。10.根据权利要求6所述的电路，其特征在于，所述延迟级还包括差分输入晶体管对，所述第一电阻器在第一节点处与所述差分输入晶体管对的第一个差分输入晶体管串联地耦合，并且所述第二电阻器在第二节点处的与所述差分输入晶体管对的第二个差分输入晶体管串联耦合，用于所述晶体管的所述传导路径耦合在所述第一节点与所述...
【专利技术属性】
技术研发人员：E·莫纳克，G·安扎隆，S·艾尔巴，
申请(专利权)人：意法半导体股份有限公司，
类型：新型
国别省市：意大利;IT
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。