用于时钟数据恢复锁相回路的行为模拟模型制造技术

本发明专利技术涉及用于时钟数据恢复锁相回路的行为模拟模型，其中公开了用于模拟锁相回路的方法和存储用于模拟锁相回路的指令的非暂时的计算机可读介质，其测量要被模拟的锁相回路中数据信号的第一相位和参考时钟信号的第二相位；由要被模拟的锁相回路的锁定检测模块的阈限函数对所述数据信号的所述第一相位滤波；以及调整参考时钟信号的第二相位以与滤波的数据信号的第一相位对齐。

【技术实现步骤摘要】

本专利技术涉及用于提供具有有效的噪声恢复的时钟数据恢复(CDR)锁相回路(PLL)的快速和可靠的行为模拟的系统和方法。具体地，本专利技术可以被用于模拟在可编程集成电路器件(例如，现场可编程门阵列(FPGA)或便于PLD编程的其他类型的可编程逻辑器件(PLD))上实现的CDR PLL。
技术介绍
从本质上讲，锁相回路(PLL)是基于压控振荡器(VCO)的输入信号和输出信号之间的相位差操作的闭合回路频率控制部件。PLL电路可以被用于生成输出时钟信号，输出时钟信号的相位与输入参考时钟信号的相位相关。更先进的PLL(诸如时钟数据恢复PLL(CDR PLL))常被用于高速串行接口(HSSI)电路中。除了基于参考时钟信号生成具有期望的频率的输出时钟信号之外，CDR PLL还跟踪数据信号以确保输出时钟信号的边沿始终在数据信号的数据眼图的中点处。然而，数据信号和参考时钟信号固有地相互独立。因此，跟踪且将数据信号和参考时钟信号两者与输出时钟信号对齐(align)的CDR PLL电路是复杂的。硬件设计工程师依赖模拟模型逐步建立系统(诸如CDR PLL电路)，并且验证它的功能。该过程存在若干挑战，这是由于数据信号和参考时钟信号两者中存在信号噪声以及缺乏可以提供具有短运行时间的足够抽象的快速且可靠的模拟模型。特别地，当数据信号边沿和参考时钟信号边沿同时到达时，会发生被称为竞争状态的特殊情况。在这样的情况下，期望的模拟模型必须能够产生独立于事件序列的无毛刺的稳定的信号。此外，因为PLL是混合信号部件，其中所有的模拟转换发生在连续时间域上，然而已知的模拟器由离散事件驱动，所以难以对存在于CDR PLL电路中的某些信号噪声建模。定制模拟块的期望的模拟模型同时保留足够的系统级抽象和整体精度是很难的。最后，快速且有效地从嘈杂的参考时钟信号或嘈杂的数据信号中恢复的能力(就模拟期间所需的计算资源来说)是非常宝贵的。当存在抖动或百万分率(PPM)误差时，参考时钟信号和数据信号两者的测量可以变得不可靠。期望的模拟模型应该能够模拟物理硬件行为，并且以及时且准确的方式有效地估计时钟频率和相位。现有的模拟模型通过将参考时钟的边沿固定在数据眼图的中点处仿真数据跟踪，这是真实数据跟踪行为的不准确的表达。此外，已知的模拟模型需要在支持复杂的模拟特征和快速的模拟运行时间之间的折衷。
技术实现思路
本文提出的模拟模型、方法和系统使得同时满足两个目标。需要考虑的复杂的模拟特征诸如抖动和PPM误差被合并成单个舍入误差以允许快速运行时操作，同时本文所使用的模拟模型被不断更新以确保足够的精度。因此，根据本专利技术的实施例，提供了用于模拟锁相回路的模拟模型。模拟模型测量要被模拟的锁相回路中数据信号的第一相位和参考时钟信号的第二相位。模拟模型通过要被模拟的所述锁相回路的锁定检测模块的阈限函数对数据信号的所述第一相位进行滤波，并且调整参考时钟信号的所述第二相位以与滤波的所述数据信号的第一相位对齐。在一些实施例中，阈限函数仿真锁相回路的低通滤波器。当调整参考时钟信号的第二相位时，模拟模型计算下一个数据边沿的实际的到达时间与所述下一个数据边沿的预测的到达时间之间的差。基于所计算的差确定所述下一个数据边沿是否有效之后，所述方法响应于确定所述下一个数据边沿是有效的，基于所计算的差更新所述预测模型。在一些实施例中，模拟模型响应于确定所述下一个数据边沿不是有效的，通知锁定检测模块。在一些实施例中，模拟模型对数据信号和参考时钟信号进行滤波以去除抖动和PPM误差。在模拟模型中，由具有上限边界的舍入误差表示抖动和PPM误差，并且锁定检测模块将舍入误差与阈值相比较。在一些实施例中，模拟模型相对于所述参考时钟信号计算所述数据信号中的滞后的量，并且基于所计算的滞后的量，将延迟施加到参考时钟信号。滞后的量在锁相回路的初始化期间被计算。附图说明基于结合附图考虑以下详细描述，本专利技术的上面和其他优势将显而易见，其中在整个附图中相同的参考标记指代相同的部分，并且其中：图1示出根据本专利技术的实施例的第一变型的PLL的概念框图；图2示出根据本专利技术的实施例的第二变型的CDR PLL的示例性电路图，在本文所描述的期望的模拟模型中模拟CDR PLL的示例性电路图的行为和部件；图3示出根据本专利技术的实施例的第三变型的可以被测量和/或校正的信号上存在的抖动；图4示出被应用于可以存在于本专利技术的实施例的第四变型的期望的模拟模型中的舍入误差的阈限函数；图5是根据本专利技术的实施例的用于模拟CDR PLL电路的方法的流程图；以及图6是采用使用本专利技术的方面配置的集成电路器件的示意性系统的简化的框图。具体实施方式图1示出普通PLL 100的概念框图。如图1所示进行配置，PLL 100包括相位频率检测器110、电荷泵120、低通滤波器130和电压-频率转换器(VFC)170。VFC 170进一步包括偏置发生器140、电压控制振荡器150和输出转换器160。VFC 170基于施加的信号132的电压调整输出信号162的频率。输出信号162被传递通过反馈分频器180以作为输入信号182被反馈给相位频率检测器110的输入。在相位频率检测器110处，不断地将输入信号182与输入信号102相比较。输入信号182与输入信号102之间的相位差被用于生成上升(up)信号112和下降(down)信号114，上升信号112和下降信号114调整到输出信号122的电荷泵120。可以采用低通滤波器130以平滑输出信号122中的变化，从而产生控制VFC 170的信号132。实质上，大多数PLL依赖如电路100中所示的负反馈回路用于在输入信号102和输入信号182之间进行相位对齐，并且用于收敛到输出信号162的稳定频率。图2示出CDR PLL电路200的示例性电路图，在本文中所描述的模拟模型的实施例中模拟了CDR PLL电路200的行为和部件。CDR PLL电路200包括继电式(bang-bang)鉴相器(BBPD)210、电荷泵(CHG PMP)220、相位频率检测器(PFD)230、回路滤波器240、锁定检测器250和电压控制振荡器(VCO)260。CDR PLL电路200的主要功能是用于最小化以及消除参考时钟信号和数据信号之间的相位偏移，并且将数据信号重新定时到参考时钟信号。BBPD 210基于参考时钟信号和从数字反馈均衡器(DFE)和接收器时钟数据恢复(RCDR)电路接收的数据信号之间的相位误差的符号产生电荷泵电流212。CHG PMP 220由来自RCDR电路的控制信号控制以利用电荷泵电流212来驱动回路滤波器240。回路滤波器240对电荷泵电流212进行积分以产生控制电压(Vctrl)242，然后，将控制电压(Vctrl)242施加到VCO 260以改变参考时钟信号的相位和频率。在一些实施例中，锁定检测器250生成PLL锁定信号(例如，PFDMODE_LOCK)以指示CDR PLL中的参考时钟信号和数据信号是否处于锁定(即，PLL输出时钟是否是可用的)。事实上，多个信号噪声和扰动源可以影响如上所述的CDR PLL电路200的时钟合成性能。最重要的源中的两个是PPM误差和抖动。PPM误差是指由于硬件中固有的系统误差而导致的参考时钟信号和数据信号之间的差。例如，本文档来自技高网...

【技术保护点】
一种用于模拟锁相回路的方法，所述方法包括：测量要被模拟的锁相回路中数据信号的第一相位和参考时钟信号的第二相位；由要被模拟的所述锁相回路的锁定检测模块的阈限函数对所述数据信号的所述第一相位进行滤波；以及调整所述参考时钟信号的所述第二相位以与滤波的所述数据信号的第一相位对齐。

【技术特征摘要】
2015.05.27 US 14/723,1531.一种用于模拟锁相回路的方法，所述方法包括：测量要被模拟的锁相回路中数据信号的第一相位和参考时钟信号的第二相位；由要被模拟的所述锁相回路的锁定检测模块的阈限函数对所述数据信号的所述第一相位进行滤波；以及调整所述参考时钟信号的所述第二相位以与滤波的所述数据信号的第一相位对齐。2.根据权利要求1所述的方法，其中所述调整所述参考时钟信号的所述第二相位还包括：基于预测模型预测所述数据信号的下一个数据边沿的到达时间；计算所述下一个数据边沿的实际到达时间与所述下一个数据边沿的预测的到达时间之间的差；基于计算的差来确定所述下一个数据边沿是否有效；以及响应于确定所述下一个数据边沿是有效的，基于计算的所述差更新所述预测模型。3.根据权利要求2所述的方法，还包括响应于确定所述下一个数据边沿不是有效的而通知所述锁定检测模块。4.根据权利要求1所述的方法，其中所述锁定检测模块的所述阈限函数仿真低通滤波器。5.根据权利要求1所述的方法，还包括对所述数据信号和所述参考时钟信号进行滤波以去除抖动和百万分率误差即PPM误差。6.根据权利要求5所述的方法，其中由具有上限边界的舍入误差表示所述抖动和所述PPM误差，并且其中所述锁定检测模块的所述阈限函数将所述舍入误差与阈限相比较。7.根据权利要求1所述的方法，还包括：相对于所述参考时钟信号计算所述数据信号中的滞后量；以及基于计算的滞后量将延迟施加到所述参考时钟信号。8.根据权利要求7所述的方法，其中所述滞后量在所述锁相回路的初始化期间被计算。9.根据权利要求1所述的方法，还包括实现误差条件以模拟硬件行为，其中所述误差条件包括突发误差、百万分率误差即PPM误差以及在数据信号边沿之间的累积误差。10.一种使用模拟锁相回路的方法的被配置为锁相回路的可编程逻辑器件，所述可编程逻辑器件通过以下进行配置：...

【专利技术属性】
技术研发人员：周博，A·娜扎然戴尔，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国;US