一种适用于高速串行接口的线性均衡器制造技术

本发明专利技术涉及一种适用于高速串行接口的线性均衡器，包括由第一NMOS晶体管M1，第二NMOS晶体管M2组成的差分输入对管，由第三NMOS晶体管M3，第四NMOS晶体管M4组成的偏置电流源，一对差分输入信号VINP，VINN和一对差分输出信号VOUTP，VOUTN，还包括由可变电阻RS，可变电容CS组成的电容电阻负反馈均衡电路和由电阻RG和第五NMOS晶体管M5组成的有源电感与两个负载电阻RL共同形成输出负载。本发明专利技术通过有源电感能够多产生一个高于通道带宽的零点，在高速串行数据传输的过程中提供更宽的带宽和更大的高频增益，提高均衡器性能，同时有效减少了集成电路芯片版图面积，降低了和功耗。

【技术实现步骤摘要】

本专利技术涉及一种适用于高速串行接口的线性均衡器，属于集成电路设计及信号完整性的

技术介绍
在高速信号传输领域，相对于并行通信中队列间存在同步问题及串扰噪声的影响，串行通信方式凭借其低成本，出色的抗干扰性能成为了高速数据传输的主流技术。随着传输的数据率越来越快，对传输的带宽也提出了更高的要求。串行器-解串器(SerDes，Serializer/Deserializer)是串行链路的典型代表。图1是串行器-解串器(SerDes)的结构框图，它主要介绍了高速串行接口电路工作的原理。在发射端中，锁相环(PLL)以低频参考时钟源(RefClk)为输入，产生低抖动的高频时钟信号(Clk)，并提供给串行器(Serializer)。串行器(Serializer)将并行数据(Data)转化为串行数据，再由驱动器(Driver+Preemphasis)发送出去，通过传输信道(Channel)送至接收端。接收端包括均衡器(Equalizer)、时钟数据恢复(CDR，Clock&DataRecovery)电路及解串器(Deserializer)。其中均衡器(Equalizer)用来补偿信道(Channel)的非理想特性，时钟数据恢复(CDR)电路从均衡器(Equalizer)的输出信号中恢复时钟信号(Clk)和数据，该时钟信号(Clk)则用于将恢复出的数据通过解串器(Deserializer)转化为并行数据(Data)。由于采用差分信号传输方式，串行数据可以传输更长的距离，而并行传输引起线路之间的串扰造成的信号质量恶化而大大限制了传输长度。此外，并行传输能够容许的信号偏斜量又限制了数据的最大传输速率。高速串行数据的发送和接收必定要通过信道，他们在信号传输过程中会引入许多非理想因素，如印制电路板布线、背板布线及电缆等传输媒介固有的趋肤效应和介质损耗等。由于这些因素的影响会随着信号频率的增大而恶化，所以传输线在频域内一般呈现出低通的特性，会衰减信号的高频成分，在时域内表现为码间干扰。同一传输线，信号的频率越高，高频的衰减就越大，码间干扰越严重；同一速率的信号，经过的传输线越长或传输线特性越差，高频衰减及码间干扰越严重。严重的码间干扰会恶化高速串行数据接收端接收到的信号质量，造成很高的误码率。由于在高速串行数据传输系统中传输信道存在一定的高频损失，必须有均衡电路来补偿信号的高频成分，消除码间干扰，减少ISI(Inter-symbol interference)。图2是传统的电阻电容源极负反馈线性均衡器电路图，其包括由第一、第二NMOS晶体管M1，M2组成的差分输入对管，差分输入信号VINP，VINN以及差分输出信号VOUTP，VOUTN。第一、第二NMOS晶体管M1和M2的漏极都连接电阻RL，源极都连接由第三、第四NMOS晶体管M3和M4组成的尾电流源(偏置电流源)。电阻RD连接于第一、第二NMOS晶体管M1和M2的源极之间，可变电容(Varacator)Cd1和Cd2分别连接于第一、第二NMOS晶体管M1和M2的源极与地之间，栅端分别和第五NMOS晶体管M5的源漏极相连。第五NMOS晶体管M5的栅极连接控制信号gctrl，电容Cd1和Cd2的另一端连接控制信号zctrl。该均衡器的特点就是利用电容Cd1，Cd2和电阻RD形成一个零点，从而提高高频增益。由于较高的高频增益提升往往以衰减信号的低频增益为代价的。增益和带宽两者之间的折中限制了传统结构在高速传输系统中的应用。CML(current mode logic)是继ECL，LVDS之后的一种采用低电压差分信号传输技术的高速串行接口。低电压摆幅、差分信号传输以及电流驱动模式使之同时具有高速度、低噪声和低成本的优点。它被广泛应用于高速SerDes电路中，是高速串行传输的核心技术所在。CML高速串行接口电路的传输率可以达到几Gbps甚至几十Gbps，这主要取决于接收器和发送器所采用的制造工艺和设计方法。
技术实现思路
本专利技术要解决的技术问题是克服现有的缺陷，提供一种适用于高速串行接口的线性均衡器，能够用于高速串行接口传输中，能实现较大的高频增益，从而提高均衡性能。为了解决上述技术问题，本专利技术提供了如下的技术方案：本专利技术一种适用于高速串行接口的线性均衡器，包括由第一NMOS晶体管M1，第二NMOS晶体管M2组成的差分输入对管，由第三NMOS晶体管M3，第四NMOS晶体管M4组成的偏置电流源，一对差分输入信号VINP，VINN和一对差分输出信号VOUTP，VOUTN，还包括由可变电阻RS，可变电容CS组成的电容电阻负反馈均衡电路和由电阻RG和第五NMOS晶体管M5组成的有源电感与两个负载电阻RL共同形成输出负载，电容电阻负反馈均衡电路的可变电容CS和有源电感分别产生一个高于通道带宽的零点。进一步地，第一NMOS晶体管M1和第二NMOS晶体管M2均为大小相同的NMOS晶体管，第一NMOS晶体管M1和第二NMOS晶体管M2的漏极分别接一对差分输出信号VOUTN，VOUTP的输出端，第一NMOS晶体管M1和第二NMOS晶体管M2的栅极分别接一对差分输入信号VINP，VINN的输入端，第一NMOS晶体管M1和第二NMOS晶体管M2的源极分别接偏置电流源管。进一步地，第三NMOS晶体管M3和第四NMOS晶体管M4均为大小相同的NMOS晶体管，第三NMOS晶体管M3和第四NMOS晶体管M4的栅极相连并接到共同的偏置电压Vbias，第三NMOS晶体管M3和第四NMOS晶体管M4的漏极分别接第一NMOS晶体管M1和第二NMOS晶体管M2的源极，第三NMOS晶体管M3和第四NMOS晶体管M4的源极均接地。进一步地，电容电阻负反馈均衡电路中可变电阻RS由通过栅极接控制电压Vctrl控制导通关闭的NMOS晶体管阵列组成，可变电容CS由漏极和源极短接的NMOS晶体管阵列组成，可变电阻RS和可变电容CS两端分别连接到第一NMOS晶体管M1和第二NMOS晶体管M2的源极。进一步地，电容电阻负反馈均衡电路在传输函数所有极点之前产生一个零点，使电路的频率响应在零点之后上升，直至零点的作用被主极点抵消。进一步地，有源电感两端分别接到第一NMOS晶体管M1和第二NMOS晶体管M2的漏极，两个负载电阻RL一端分别接到第一NMOS晶体管M1和第二NMOS晶体管M2的漏极，另一端接电源。进一步地，有源电感中电阻RG一端接第一NMOS晶体管M1的漏极，另一端接第五NMOS晶体管M5的栅极；第五NMOS晶体管M5的栅极接电阻RG，第五NMOS晶体管M5的源极接第二NMOS晶体管M2的漏极，第五NMOS晶体管M5的漏极接第一NMOS晶体管M1的漏极。进一步地，有源电感可以引入并联感性负载，从而抵消RC网络的部分容性，提高极点所对应的频率值，有效提高电路带宽。本专利技术的有益效果：通过有源电感能够多产生一个高于通道带宽的零点，在高速串行数据传输的过程中提供更宽的带宽和更大的高频增益，提高均衡器性能，同时有效减少了集成电路芯片版图面积，降低了和功耗。附图说明图1是串行器-解串器(SerDes)的结构框图；图2是传统的电阻电容源极负反馈线性均衡器电路图；图3是本专利技术一种适用于高速串行接口的线性均衡器的结构框图；图4本文档来自技高网...

【技术保护点】
一种适用于高速串行接口的线性均衡器，包括由第一NMOS晶体管M1，第二NMOS晶体管M2组成的差分输入对管，由第三NMOS晶体管M3，第四NMOS晶体管M4组成的偏置电流源，一对差分输入信号VINP，VINN和一对差分输出信号VOUTP，VOUTN，其特征在于：还包括由可变电阻RS，可变电容CS组成的电容电阻负反馈均衡电路和由电阻RG和第五NMOS晶体管M5组成的有源电感与两个负载电阻RL共同形成输出负载，电容电阻负反馈均衡电路的可变电容CS和有源电感分别产生一个高于通道带宽的零点。

【技术特征摘要】
1.一种适用于高速串行接口的线性均衡器，包括由第一NMOS晶体管M1，第二NMOS晶体管M2组成的差分输入对管，由第三NMOS晶体管M3，第四NMOS晶体管M4组成的偏置电流源，一对差分输入信号VINP，VINN和一对差分输出信号VOUTP，VOUTN，其特征在于：还包括由可变电阻RS，可变电容CS组成的电容电阻负反馈均衡电路和由电阻RG和第五NMOS晶体管M5组成的有源电感与两个负载电阻RL共同形成输出负载，电容电阻负反馈均衡电路的可变电容CS和有源电感分别产生一个高于通道带宽的零点。2.根据权利要求1所述的适用于高速串行接口的线性均衡器，其特征在于：所述第一NMOS晶体管M1和第二NMOS晶体管M2均为大小相同的NMOS晶体管，第一NMOS晶体管M1和第二NMOS晶体管M2的漏极分别接一对差分输出信号VOUTN，VOUTP的输出端，第一NMOS晶体管M1和第二NMOS晶体管M2的栅极分别接一对差分输入信号VINP，VINN的输入端，第一NMOS晶体管M1和第二NMOS晶体管M2的源极分别接偏置电流源管。3.根据权利要求1所述的适用于高速串行接口的线性均衡器，其特征在于：所述第三NMOS晶体管M3和第四NMOS晶体管M4均为大小相同的NMOS晶体管，第三NMOS晶体管M3和第四NMOS晶体管M4的栅极相连并接到共同的偏置电压Vbias，第三NMOS晶体管M3和第四NMOS晶体管M4的漏极分别接第一NMOS晶体管M1和第二NMOS晶体...

【专利技术属性】
技术研发人员：杨霄垒，蒋颖丹，张沁枫，杨俊浩，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏;32