集成电路装置制造方法及图纸

一种集成电路装置，包括具有电介质结构和导电结构的第一衬底。离子注入到所述第一衬底中，所述离子穿过所述电介质结构和所述导电结构以限定所述第一衬底中的分离平面。所述第一衬底在所述分离平面被分离以获得具有所述电介质结构和所述导电结构的分离层。所述分离层用于形成具有多个堆叠集成电路(IC)层的三维集成电路装置，所述分离层为所述堆叠的集成电路层之一。

【技术实现步骤摘要】
相关专利申请的交叉引用本申请要求通过引用方式全部并入本申请中的以下临时申请的每个的优先权：于2015年1月9日提交的美国临时专利申请No.62/101,954以及于2015年2月24日提交的美国临时专利申请No.62/120,265。
本申请总体上涉及集成电路装置的制造。
技术介绍
本申请总体上涉及集成电路装置的制造。更具体地讲，本技术提供了使用异质(heterogeneous)且非均匀层堆叠并互连三维(3D)装置的所得装置，例如，完全制成的集成电路。举例来说，集成电路除其他之外可以包括存储装置、处理器装置、数字信号处理装置、专用装置、控制装置、通信装置等。
技术实现思路
根据本技术，提供了总体上涉及集成电路装置的制造的技术。更具体地讲，本技术提供了使用异质且非均匀层堆叠并互连三维(3D)装置的装置，例如，完全制成的集成电路。举例来说，集成电路除其他之外可以包括存储装置、处理器装置、专用装置、控制装置、通信装置等。提供了一种具有电介质结构(dielectric structures)和导电结构(conductive structures)的第一衬底。离子(ions)注入到所述第一衬底中，所述离子穿过所述电介质结构和所述导电结构以限定所述第一衬底中的分离平面(cleave plane)。所述第一衬底在所述分离平面被分离以获得具有所述电介质结构和所述导电结构的分离层。所述分离层形成三维集成电路装置的多个堆叠集成电路(integrated circuit，IC)层之一。提供了异质且非均匀层的三维堆叠和互连，例如，完全制成的集成电路。包括用于显著减小层间分离并且增加可用的层间连接密度，从而得到增加的信号带宽和系统功能。在实例中，一种设备包括第一衬底，所述第一衬底具有电介质结构、导电结构和第一互连结构，所述第一衬底包括在与所述第一互连结构相对的一侧上的分离表面。所述设备进一步包括粘结氧化层和第二衬底，所述第二衬底包括第二互连结构，所述第二互连结构粘结在所述第一衬底上并且与所述第一互连结构连通以形成具有多个堆叠集成电路(IC)层的三维集成电路装置，所述第一衬底为所述堆叠集成电路层中的一个，并且所述第二衬底为所述堆叠集成电路层中的另一个。所述第二互连结构粘结在所述分离表面上或所述第一互连结构上。附图说明图1是转移器件的“底部”粘结在下方器件的“顶”层上的本技术的简化剖视图。图2图示了包括一层晶体管器件和金属及低介电常数材料的上网络(upper network)的异质结构，在实例中考虑到穿过附加的图案化光致抗蚀剂层的注入所提供的层间冷却剂通道。图3是示出了在适当位置并入冷却剂通道的图案化高导热率层的简化剖视图。图4示出了粘结三维IC堆(3D IC stack)中的转移器件层和下器件层的“顶对顶”金属层的简化剖视图。具体实施方式根据本技术，提供了总体上涉及集成电路装置的制造的技术。更具体地讲，本技术提供了使用异质且非均匀层堆叠并互连三维(3D)装置的装置，例如，完全制成的集成电路。举例来说，集成电路除其他之外可以包括存储装置、处理器装置、数字信号处理装置、专用装置、控制装置、通信装置等。在实例中，本技术建立并扩展了两大
的能力，用于形成异 质层的粘结堆叠的层转移(layer transfer)，例如，形成当今使用的绝缘体上硅(Silicon-on-Insulator，SOI)晶片，以及用于器件间连接的通过使用中介层(interposer layers)与金属通路的稀疏阵列综合进行开发以形成电子装置的三维堆叠。在实例中，本技术提供了具有简化的粘结及互连结构的多种电子及机电层的堆叠和互连，所述简化的粘结及互连结构具有比目前可用的中介层/TSV方法小1/10或更多的物理量级并且提供用于极大增加的数量的器件间电子连接路径，从而得到极大扩展的数据传输带宽和三维装置功能。本技术还提供用于保护敏感器件层以避免与使用高能质子束线(proton beamlines)相关的有害的紫外线辐射，并且用于构造用于去除来自有源的运行的三维装置堆(3-D device stack)的体积的热量的冷却剂流通道的层间网络(network)。通过本说明书以及下文的更具体的描述可以发现本技术的进一步细节。实施例可以兼容多种IC制造方法，包括用于制造互补金属氧化物半导体(CMOS)和随机存取存储器(RAM)装置等的方法。使用MeV能量的注入允许穿过整个器件层(10ums)的注入更厚。因此，可以转移整个CMOS器件层，而不是部分层。具体实施例可以利用具有对应的互连深度、位置和密度的前后堆叠和前前堆叠粘结的变型。一些实施例可以使全部器件层元件(不需要中介层)变薄，甚至对于高密度器件间通路连接具有减小的RC损耗。各种实施例可以通过具有大为减少的“避开(keep out)”区域的连接降低来自铜/硅应力(stress)的应力。图1是本技术的实施例的简化剖视图。上器件层，包括形成在半导体材料(通常为硅)中的晶体管的异质层，以及金属(通常为铜与用于衬垫和通路的多种其他金属)的致密网络，由低介电常数的电绝缘材料分开的层，在通过氢注入形成及相关分离之后与半导体晶圆分开。在质子注入期间，转移器件结构覆盖有足够厚度和性能的均匀的光致抗蚀剂层以保护器件层免于因暴露于来自在质子束线等离子(proton beam line plasma)中的重组的紫外线辐射而受损。对于图1所示的情况，转移器件层还涂覆有第二光致抗蚀剂层，该第二光致抗蚀剂层被图案化以调节质子束的深度以及沿着冷却剂流通道的 网络的路径的所得的分离表面(cleave surface)，该冷却剂流通道被设计成从完整的三维装置堆的体积去除热量。导电结构包括衬底中的晶体管结(transistor junctions)以及与晶体管层连接的金属互连网络(metal interconnect network)。在将上器件层安装在临时粘结处理层上之后，转移器件的被分离的下表面经过处理以去除分离表面的区域中的注入受损并且调节转移器件衬底层的厚度。CVD氧化层沉积在下表面上以提供足够的粘结表面并且提供用于冷却剂流通道(如果存在)的绝缘的钝化表面。下器件表面然后经过蚀刻并且填满金属以通过衬底和沉积的氧化层形成通往转移器件互连层的层间电连接，沉积的氧化层厚度为1微米或更厚的数量级。上转移器件层中的层间金属线与金属粘结焊盘端接，该金属粘结焊盘具有与沉积的氧化物粘结层在同一平面上的粘结表面。类似的沉积的氧化物形成在下器件顶表面上以提供足够的粘结，通路的网络经过蚀刻并且填满金属以提供与下器件互连层的电连接。下金属线端接与下沉积氧化物表面在同一平面上的金属粘结焊盘。两组金属粘结焊盘在精确粘结设备中对齐并且经过粘结退火(bond annealing)，从而完成图1所示的2层堆叠(具有冷却剂通道)。图2示出了在层转移到下器件层上之后的图案化光致抗蚀剂(PR)层和器件层的视图。在图2中，包括一层晶体管器件和提供用于集成电路(IC)的互连的金属及低介电常数材料的上网络的异质结构涂覆有均匀的光致抗蚀剂(PR)层，其中抗蚀剂的性能和厚度被选择成给敏感的IC层和界面提供充分的保护以避免暴露于在质子加本文档来自技高网...

【技术保护点】
一种集成电路装置，包括：第一衬底，具有电介质结构、导电结构和第一互连结构，所述第一衬底包括在与所述第一互连结构相对的一侧上的分离表面；粘结氧化层；以及第二衬底，包括第二互连结构，所述第二互连结构粘结在所述第一衬底上并且与所述第一互连结构连通以形成具有多个堆叠集成电路层的三维集成电路装置，所述第一衬底为所述堆叠集成电路层中的一个，并且所述第二衬底为所述堆叠集成电路层中的另一个。

【技术特征摘要】
2015.01.09 US 62/101,954;2015.02.24 US 62/120,2651.一种集成电路装置，包括：第一衬底，具有电介质结构、导电结构和第一互连结构，所述第一衬底包括在与所述第一互连结构相对的一侧上的分离表面；粘结氧化层；以及第二衬底，包括第二互连结构，所述第二互连结构粘结在所述第一衬底上并且与所述第一互连结构连通以形成具有多个堆叠集成电路层的三维集成电路装置，所述第一衬底为所述堆叠集成电路层中的一个，并且所述第二衬底为所述堆叠集成电路层中的另一个。2.根据权利要求1所述的集成电路装置，其中，所述第二互连结构粘结在所述分离表面上。3.根据权利要求1所述的集成电路装置，其中，所述第二互连结构粘结在所述第...

【专利技术属性】
技术研发人员：E·F·希欧多尔，I·C·迈克尔，
申请(专利权)人：硅源公司，
类型：新型
国别省市：美国;US