基于FPGA的脉冲信号差值比较器制造技术

技术编号:14082966 阅读:120 留言:0更新日期:2016-12-01 09:18
基于FPGA的脉冲信号差值比较器,包括:依次相连的信号输入电路、FPGA脉冲信号处理电路及液晶驱动及显示电路;所述信号输入电路与两路脉冲信号源相连,其中一路脉冲信号源提供的脉冲信号为参考信号;所述FPGA脉冲信号处理电路包括依次相连的信号提取模块、计数器模块及减法器模块;所述信号提取模块与所述信号输入电路相连,所述计数器模块为高频晶振,所述减法器模块与所述液晶驱动及显示电路相连,向所述液晶驱动及显示电路输出信号。本实用新型专利技术通过对两路脉冲信号进行同步计数和差值计算,实现对频率偏差的精确测量和比较。

【技术实现步骤摘要】

本技术属于电子电路
,尤其涉及一种脉冲信号与参考脉冲信号之间频率偏差的测量和比较电路。
技术介绍
在包括电力供电
的诸多领域中,确保高精度时钟是一项基本而重要的技术要求。基于成本等因素的原因,现有电能表的晶振通常存在初始频偏或温度漂移的问题。为了对晶振进行补偿以获得准确的时钟精度,对晶振的初始频偏和温度特性的进行精确测量显然是十分必要和重要的。由于不同电能表检定的频率测试仪器本身可能存在一定程度且不同的固有偏差,因此采用同一标准对差异甚微的频率信号进行测量和比较十分必要。
技术实现思路
本技术的目的在于提供一种高精度的脉冲信号差值比较器。为了实现上述目的,本技术采取如下的技术解决方案:基于FPGA的脉冲信号差值比较器,包括:依次相连的信号输入电路、FPGA脉冲信号处理电路及液晶驱动及显示电路;所述信号输入电路与两路脉冲信号源相连,其中一路脉冲信号源提供的脉冲信号为参考信号;所述FPGA脉冲信号处理电路包括依次相连的信号提取模块、计数器模块及减法器模块;所述信号提取模块与所述信号输入电路相连,所述计数器模块为高频晶振,所述减法器模块与所述液晶驱动及显示电路相连,向所述液晶驱动及显示电路输出信号。进一步的,所述高频晶振的频率为25mHz。进一步的,所述液晶驱动及显示电路包括液晶驱动模块和液晶显示模块,所述液晶驱动模块采用型号为MM5450的LED显示驱动器,液晶显示模块采用8位七段式LED液晶屏。进一步的,所述信号提取模块为FPGA单周期采样电路,其输入为复位信号和时钟源,输出为提取的时钟源的单周期信号;所示计数器模块的输入为信号提取模块的输出信号、高频晶振信号及复位信号,输出28位的2进制的数据;所示减法器模块的输入是两组计数器模块的输出结果,差值计算结果传送至液晶驱动及显示电路。进一步的,所述FPGA脉冲信号处理电路通过显示转换电路与液晶驱动模块相连,所述显示转换电路包括二进制转BCD电路和7段液晶译码电路,二进制转BCD电路由FPGA实现转换2进制数差值为BCD码,再由FPGA实现BCD码的7段译码,由液晶驱动及显示电路进行显示。由以上技术方案可知,本技术的脉冲信号差值比较器通过一路参考脉冲信号、一路脉冲信号、一路高频晶振,以高频晶振对两路脉冲信号进行计数,采用参考脉冲信号作为比较的标准尺度,可以实现高精度的测量,防止频率偏差。附图说明为了更清楚地说明本技术实施例,下面将对实施例或现有技术描述中所需要使用的附图做简单介绍,显而易见地,下面描述中的附图仅仅是本技术的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。图1为本技术实施例的电路框图;图2为PGA脉冲信号处理电路的电路框图;图3为信号采样电路的电路图;图4为计数器模块的电路图;图5为减法器模块的电路图;图6为二进制转BCD电路的电路图;图7为二进制转BCD电路中Digit模块的电路图;图8为液晶7段译码电路的电路图。以下结合附图对本技术的具体实施方式作进一步详细地说明。具体实施方式如图1所示,本技术的基于FPGA的脉冲信号差值比较器包括依次相连的信号输入电路、FPGA脉冲信号处理电路及液晶驱动及显示电路,可以针对两路脉冲信号进行测试和插值计算。其中,信号输入电路与两路脉冲信号源相连,向FPGA脉冲信号处理电路输入信号,其中一路脉冲信号源提供标准参考信号。如图2所示,FPGA脉冲信号处理电路包括依次相连的信号提取模块、计数器模块及减法器模块。其中,信号提取模块与信号输入电路相连,用于分别提取两路脉冲信号的周期信号;本技术的计数器模块为一高频晶振,计数器以高频晶振对两路脉冲信号进行同步计数,进一步的,高频晶振的频率为25mHz;减法器模块对两路脉冲信号的计数值执行减法计算,减法运算所得的差值作为液晶驱动及显示电路的输入信号,减法器模块的输出信号为sub总线信号。FPGA脉冲信号处理电路采用25mHz晶振作为时钟,对输入的周期性脉冲信号进行提取,生成单个周期信号,以25mHz的频率对两组单周期信号进行同步计数,并通过减法器对脉冲信号和参考标准的计数值进行差值计算,最后将输出处理结果传送至液晶驱动及显示电路。如图3所示,信号提取模块为FPGA单周期采样电路,该电路的输入为复位信号reset和时钟源source,输出samp为提取的时钟源source的单周期信号。如图4所示,计数器模块具有3个输入信号,分别为信号提取模块的输出信号samp,clock为外部高频25mHz晶振,reset为复位信号,计数器模块的输出cnt[27…0]为计数器计数所得的28位的2进制的数据。如图5所示,减法器模块的输入是两组计数器模块的输出cnt_std和cnt1,本实施例中所示为两对4位的计数值的减法器模块,该模块在start信号为1后开始运算,计算结果的差值out_std-out1保存在Q[31…0]中,Carr信号保存了计算结果的符号,Carr为1计算结果为负值。液晶驱动及显示电路为FPGA脉冲信号处理电路的输出端,其包括液晶驱动模块和液晶显示模块两个部分,本实施例的液晶驱动模块采用型号为MM5450的LED显示驱动器,液晶显示模块采用8位七段式LED液晶屏,液晶驱动模块将二进制的数字值转换给LED液晶进行显示。FPGA脉冲信号处理电路通过显示转换电 路与液晶驱动模块相连。显示转换电路包括二进制转BCD电路和7段液晶译码电路,二进制转BCD电路由FPGA实现2进制数差值转换为BCD码,再由FPGA实现BCD码的7段译码,最后由多个LED液晶进行显示。图6所示的二进制转BCD码电路的输入ModIn为减法器模块的输出Q[31…0],本实施例采用的是16位的二进制转BCD码电路,其输出Q[15…0]是10进制的输入显示,其中Q[3…0]表示个位,Q[7…4]表示十位,依次类推……。图7所示的Digit电路是二进制转BCD码电路的主要组成模块,二进制转BCD码电路由4组Digit模块依次连接而成。图7所示为7段液晶译码电路,其输入是附图6中的十位(如Q[7…4]),其输出A、B、C、D、E、F、G直接连接到1个7段LED的7个段输入引脚。显示1个4位的BCD数(10进制,如1658)共需要4组7段液晶译码电路。本技术的信号输入电路与两个脉冲信号源相连,将其中一个信号源提供的脉冲信号作为标准参考信号,采用参考脉冲信号作为统一尺度进行比较;同时使用一个高频晶振信号作为最小刻度对参考信号和脉冲信号进行计数,采用FPGA进行处理,由于硬件电路是并行执行的且延迟极短,从而可以实现同时两路或多路的精确测量。以上实施例仅用以说明本技术的技术方案而非对其限制,尽管参照上述实施例对本技术进行了详细的说明,所属领域的普通技术人员应当理解,依然可以对本技术的具体实施方式进行修改或者等同替换,而未脱离本技术精神和范围的任何修改或者等同替换,其均应涵盖在本技术的范围之中。本文档来自技高网...
基于FPGA的脉冲信号差值比较器

【技术保护点】
基于FPGA的脉冲信号差值比较器,其特征在于,包括:依次相连的信号输入电路、FPGA脉冲信号处理电路及液晶驱动及显示电路;所述信号输入电路与两路脉冲信号源相连,其中一路脉冲信号源提供的脉冲信号为参考信号;所述FPGA脉冲信号处理电路包括依次相连的信号提取模块、计数器模块及减法器模块;所述信号提取模块与所述信号输入电路相连,所述计数器模块为高频晶振,所述减法器模块与所述液晶驱动及显示电路相连,向所述液晶驱动及显示电路输出信号。

【技术特征摘要】
1.基于FPGA的脉冲信号差值比较器,其特征在于,包括:依次相连的信号输入电路、FPGA脉冲信号处理电路及液晶驱动及显示电路;所述信号输入电路与两路脉冲信号源相连,其中一路脉冲信号源提供的脉冲信号为参考信号;所述FPGA脉冲信号处理电路包括依次相连的信号提取模块、计数器模块及减法器模块;所述信号提取模块与所述信号输入电路相连,所述计数器模块为高频晶振,所述减法器模块与所述液晶驱动及显示电路相连,向所述液晶驱动及显示电路输出信号。2.如权利要求1所述的基于FPGA的脉冲信号差值比较器,其特征在于:所述高频晶振的频率为25mHz。3.如权利要求1所述的基于FPGA的脉冲信号差值比较器,其特征在于:所述液晶驱动及显示电路包括液晶驱动模块和液晶显示模块,所述液晶驱动模块采用型号为MM5450的LED显示驱动器...

【专利技术属性】
技术研发人员:龙康陈凯罗玉笛朱鹏李明旺
申请(专利权)人:珠海中慧微电子股份有限公司
类型:新型
国别省市:广东;44

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