半导体器件结构的结构和形成方法技术

提供半导体器件结构的结构和形成方法。该半导体器件结构包括位于半导体衬底上方的鳍结构。该半导体器件结构也包括覆盖部分鳍结构的栅极堆叠件。该栅极堆叠件包括第一部分和邻近鳍结构的第二部分，并且第一部分宽于第二部分。

【技术实现步骤摘要】
优先权声明和交叉引用本申请要求2015年5月20日提交的美国临时申请第62/164,223号的权益，其全部内容结合于此作为参考。
本专利技术的实施例涉及集成电路器件，更具体地，涉及半导体器件结构的结构和形成方法。
技术介绍
半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC。每一代都比上一代具有更小和更复杂的电路。在IC演化工艺中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。例如，电路设计者期待新颖结构以带来改进的性能，这导致了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET由从衬底向上延伸的薄且垂直的“鳍”(或鳍结构)制造。在这个垂直鳍中形成FinFET的沟道。在鳍上方提供栅极以允许栅极从多个侧面控制沟道。FinFET的优势可以包括短沟道效应的减小、减少的泄漏和更高的电流。然而，这些进步增加了处理和制造IC的复杂性。由于部件尺寸不断减小，制造工艺不断地变得更加难以实施。因此，形成尺寸越来越小的可靠的半导体器件是一个挑战。
技术实现思路
本专利技术的实施例提供了一种半导体器件结构，包括：鳍结构，位于半
导体衬底上方；以及栅极堆叠件，覆盖部分所述鳍结构，其中，所述栅极堆叠件包括第一部分和邻近所述鳍结构的第二部分，并且所述第一部分宽于所述第二部分。本专利技术的另一实施例提供了一种半导体器件结构，包括：鳍结构，位于半导体衬底上方；栅极堆叠件，覆盖部分所述鳍结构；以及凹槽，从所述栅极堆叠件的侧壁朝向所述栅极堆叠件的内部和所述鳍结构的侧壁延伸。本专利技术的又一实施例提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成鳍结构；在所述半导体衬底上方形成栅极堆叠件以覆盖部分所述半导体鳍；以及部分地去除所述栅极堆叠件，使得所述栅极堆叠件包括第一部分和邻近所述鳍结构的第二部分，并且所述第一部分宽于所述第二部分。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清除的讨论，各个部件的尺寸可以任意的增大或减小。图1A至图1B是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的立体图。图2A至图2B是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图3A至图3D是根据一些实施例的用于半导体器件结构的工艺的各个阶段的截面图。图4是根据一些实施例的半导体器件结构的截面图。图5A至图5B是根据一些实施例的半导体器件结构的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上
方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号或字符。该重复是为了简单和清楚的目的。并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。描述了本专利技术的一些实施例。图1A至图1B是根据一些实施例的用于形成半导体器件结构的各个工艺阶段的立体图。在图1A至图1B中描述的阶段之前、期间和/或之后可以提供额外的操作。对于不同的实施例，可以替换或消除所描述的一些阶段。额外的部件可以添加至半导体器件结构。对于不同的实施例，可以替换或消除下面所描述的一些部件。如图1A所示，提供半导体衬底100。在一些实施例中，半导体衬底100是块状半导体衬底，诸如半导体晶圆。例如，半导体衬底100是硅晶圆。半导体衬底100可以包括硅或诸如锗的其他元素半导体材料。在一些其他实施例中，半导体衬底100包括化合物半导体。化合物半导体可以包括砷化镓、碳化硅、砷化铟、磷化铟、其它合适的材料或它们的组合。在一些实施例中，半导体衬底100包括绝缘体上半导体(SOI)衬底。SOI衬底可以使用注氧隔离(SIMOX)工艺、晶圆接合工艺、其它适用的方法或它们的组合制造。如图1A所示，根据一些实施例，形成一个或多个鳍结构。在一些实施例中，在半导体衬底100中形成多个凹槽(或沟槽)。因此，在凹槽之间形成包括鳍结构102的多个鳍结构。为简单起见，仅示出一个鳍结构。在一些实施例中，一种或多种光刻和蚀刻工艺用于形成凹槽。如图1A所示，根据一些实施例，在凹槽中形成隔离部件104以围绕鳍
结构102的下部。在一些实施例中，隔离部件104连续地围绕鳍结构102的下部。隔离部件104用于限定和电隔离形成在半导体衬底100中和/或上方的各种器件元件。在一些实施例中，隔离部件104包括浅沟槽隔离(STI)部件、硅的局部氧化(LOCOS)部件、其它合适的隔离部件或它们的组合。在一些实施例中，每个隔离部件104都具有多层结构。在一些实施例中，隔离部件104由介电材料制成。介电材料可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低-K介电材料、其它合适的材料或它们的组合。在一些实施例中，形成STI衬垫(未示出)以减少半导体衬底100和隔离部件104之间的界面处的晶体缺陷。STI衬垫也可以用于减少鳍结构和隔离部件104之间的界面处的晶体缺陷。在一些实施例中，在半导体衬底100上方沉积介电材料层。介电材料层覆盖包括鳍结构102的鳍结构并且填充鳍结构之间的凹槽。在一些实施例中，使用化学汽相沉积(CVD)工艺、旋涂工艺、其它适用的工艺或它们的组合沉积介电材料层。在一些实施例中，实施平坦化工艺以削薄介电材料层。例如，削薄介电材料层直到暴露出鳍结构102。平坦化工艺可以包括化学机械抛光(CMP)工艺、研磨工艺、蚀刻工艺、其它适用的工艺或它们的组合。之后，介电材料层被回蚀刻至低于鳍结构102的顶部。因此，形成隔离部件104。如图1A所示，根据一些实施例，包括鳍结构102的鳍结构突出于隔离部件104的顶面。如图1A所示，根据一些实施例，在隔离部件104和鳍结构102上方沉积栅极介电层106。在一些实施例中，栅极介电层106由氧化硅、氮化硅、氮氧化硅、具有高介电常数(高-K)的介电材料、其它合适的介电材料或它们的组合制成。高-K介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、其它合适的高-K材料或它们的组合。在一些实施例中，栅极介电层106是随后将被去除的伪栅极介电层。在一些其它实施例中，未形成栅极介电层106。在一些实施例中，使用化学汽相沉积(CVD)工艺、本文档来自技高网...

【技术保护点】
一种半导体器件结构，包括：鳍结构，位于半导体衬底上方；以及栅极堆叠件，覆盖部分所述鳍结构，其中，所述栅极堆叠件包括第一部分和邻近所述鳍结构的第二部分，并且所述第一部分宽于所述第二部分。

【技术特征摘要】
2015.05.20 US 62/164,223;2015.07.30 US 14/813,7991.一种半导体器件结构，包括：鳍结构，位于半导体衬底上方；以及栅极堆叠件，覆盖部分所述鳍结构，其中，所述栅极堆叠件包括第一部分和邻近所述鳍结构的第二部分，并且所述第一部分宽于所述第二部分。2.根据权利要求1所述的半导体器件结构，其中，所述栅极堆叠件包括多晶硅栅电极。3.根据权利要求1所述的半导体器件结构，其中，所述栅极堆叠件包括金属栅电极。4.根据权利要求1所述的半导体器件结构，还包括从所述栅极堆叠件的侧壁朝向所述栅极堆叠件的内部和所述鳍结构的侧壁延伸的凹槽。5.根据权利要求4所述的半导体器件结构，还包括位于所述鳍结构上的外延生长的部件，其中，所述...

【专利技术属性】
技术研发人员：张哲诚，林志翰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71