一种制造III‑V族半导体电路的方法，该方法包括：在生长基材上形成第一III‑V族材料层；在第一III‑V族材料层上形成第二III‑V族材料层；形成具有与第二III‑V族材料层的顶部表面接触的源电极和漏电极的FET晶体管；在FET晶体管的上方形成顶部介电层；在顶部介电层的上方形成金属层，其中金属层被连接到源电极；将操作基材附接到金属层的顶部表面；从第一III‑V族材料层的底部去除生长基材；并且在第一III‑V族材料层的底部上形成底部介电层。
【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉引用本申请涉及2014年4月25日提交的系列号为14/261,622的美国非临时专利申请并要求该申请的优先权，该申请以引用方式整体并入本文。
本公开涉及包含使用III-V族材料的场效应晶体管的半导体结构以及涉及其制造方法。
技术介绍
包含由III-V族材料、具体而言场效应晶体管(FET)并且具体而言高电子迁移率晶体管(HEMT)制作的集成电路的半导体结构具有理想的电子学特性。由于III-V族材料本体可能难以制造或处理，因此已知的是在生长基材上生长III-V族材料层，并且在所生长的III-V族材料层上制造期望的半导体结构。例如，已知的是在Si生长基材上生长GaN层，以避免需要使用GaN基材本体。但是，III-V族材料与生长基材的材料之间的晶格失配，最终在生长于生长基材上的III-V族材料层中产生有害缺陷。例如，在GaN和Si之间存在晶格失配。因而断定，生长于Si上的GaN层具有结构缺陷，缺陷的数目和大小随生长于Si基材上的GaN的厚度而增加。因为例如由于Si表面上的以取向生长方式沉积的原子的迁移导致难以在Si上生长GaN，已知的是首先在相对较低的温度下在Si层上沉积GaN缓冲层。该“较低”温度可以降低原子迁移，从而使得可以均匀地覆盖Si基材。然后，在该GaN缓冲层的顶部上生长GaN主层，该GaN主层之后被用于制造集成电路如GaN HEMT。图1显示半导体结构10，该半导体结构包括生长于GaN缓冲层14的顶部上的GaN主层/沟道层12，该GaN缓冲层自身生长于Si基材16上。在GaN主层12的顶部上沉积有薄的AlGaN阻挡层18。图2显示在结构10上形成的GaN HEMT FET 19。在AlGaN阻挡层18的一部分中形成薄的栅绝缘层20，在该栅绝缘层的顶部上形成栅电极层22。源电极层24和漏电极层26穿过AlGaN阻挡层18而被形成并与GaN主层/沟道层12的一些部分接触，该源电极层和漏电极层分别在栅电极层22的一侧上。在栅电极层22的顶部上形成栅场板层28。介电层30覆盖着HEMT 19。源极焊点(source pad)层31在介电层30的顶部上形成，并通过通道(via)被连接到源电极层24。栅极焊点(gate pad)层32在介电层30的顶部上形成，并通过管路被连接到栅场板层28。漏极焊点(drain pad)层33在介电层30的顶部上形成，并通过管路被连接到漏电极层26。为了使GaN HEMT如HEMT 19实现例如600V击穿电压，GaN缓冲层14的厚度必须为至少4µm。但是，在Si基材16上形成具有这样的厚度的GaN缓冲层14会在GaN缓冲层14中产生物理缺陷，进而在GaN主层/沟道层12中产生物理缺陷，这会对在GaN主层中形成的任何集成电路的性能造成不利影响。因此，在Si基材上形成具有为实现期望的电学特性所需的厚度的GaN缓冲层14，会导致制造产率低下而制造成本升高。Chyurlia, P. N.、Semond, F.、Lester, T.、Bardwell, J. A.、Rolfe, S.、Tang, H.和Tarr, N. G. (2010)在“硅<111>基材上单片集成AlGaN/GaN HFET和MOS”，《电子学通讯》，第46卷，第3期（Chyurlia, P. N., Semond, F., Lester, T., Bardwell, J. A., Rolfe, S., Tang, H., & Tarr, N. G. (2010), in “Monolithic integration of AlGaN/GaN HFET with MOS on silicon< 111> substrates”, Electronics letters,46(3)）中，公开了单片集成在硅(111)基材上的AlGaN/GaN HFET和硅MOSFET。使用了差异异质取向生长技术在硅(111)基材上生长AlGaN/GaN HFET层，同时留下原子上光滑的硅(atomically smooth silicon)的保护区，MOSFET在该保护区中创建。Dargis, R.、Clark, A.、Arkun, E.、Roucka, R.、Williams, D.、Smith, R.和Lebby, M. (2012)在“取向生长的Si和Gd2O3异质结构：用于GaN/Si发光装置的具有应力管理功能的分布式布拉格反射器”，《电化学学会固态科学与技术杂志》，第1卷，第5期，第246-249页(Dargis, R., Clark, A., Arkun, E., Roucka, R., Williams, D., Smith, R., & Lebby, M. (2012), in“Epitaxial Si and Gd2O3 Heterostructures: Distributed Bragg Reflectors with Stress Management Function for GaN on Si Light Emitting Devices”, ECS Journal of Solid State Science and Technology,1(5),P246-P249)中，公开了直接生长于Si上的GaN层中的拉伸应力对于这种技术在电子学和光学装置中的实施是一个严重障碍。他们指出，可通过使用生长于Si基材上的取向生长缓冲层进行应力管理来解决这个问题。在他们的这个研究工作中提出了异质取向生长的Si和Gd2O3多层结构，该异质取向生长多层结构既可用作GaN取向生长层的拉伸应变补偿缓冲，也可用作发光装置的有效反射器。制作了三周期(three-period)分布式布拉格反射器。它在450nm的设计波长处显示出82%反射率。对具有该生长的结构的20mm直径晶片进行原位曲率测量，显示了在该Gd2O3–Si多层结构中具有压缩应力。该压缩应力可补偿在GaN层的后续生长和冷却中产生的拉伸应力。Lee, H. S.、Ryu, K.、Sun, M.和Palacios, T. (2012)在“GaN HEMT和Si (100) MOSFET的在晶片水平上的异质集成”，《IEEE电子装置通讯》，第33卷，第2期，第200至202页(Lee, H. S., Ryu, K., Sun, M., & Palacios, T. (2012), in “Wafer-Level Heterogeneous Integration of GaN HEMTs and Si (100) MOSFETs”, Electron Device Letters,IEEE,33(2), 200-202)中，公开了用于GaN和Si装置的异质集成的技术，该技术可放大到至少达4英寸晶片并且与常规的Si制作兼容。该提议的技术的关键步骤，是通过将绝缘体上硅(100)晶片(SOI)接合到硅(111)晶片上具AlGaN/GaN氮化物表面来制作Si(100)-GaN-Si混合晶片。使用二氧化硅薄层来增强SOI晶片和AlGaN/GaN晶片之间的接合。使用这个技术，在4英寸的本文档来自技高网...
【技术保护点】
一种半导体电路，所述半导体电路包括通过金属层附接到操作基材的III‑V族材料结构，其中所述III‑V族材料结构包括：第一III‑V族材料层，所述第一层具有底部表面和顶部表面；第二III‑V族材料层，所述第二III‑V族材料层在所述第一III‑V族材料层的所述顶部表面上形成；第一介电层，所述第一介电层在所述第一III‑V族材料层的所述底部表面上形成；及FET晶体管，所述FET晶体管具有与所述第二III‑V族材料层的顶部表面接触的源电极和漏电极；所述FET晶体管被第二介电层覆盖；并且所述第二介电层被所述金属层覆盖；并且其中所述金属层被连接到所述源电极。
【技术特征摘要】
【国外来华专利技术】2014.04.25 US 14/261,6221.一种半导体电路，所述半导体电路包括通过金属层附接到操作基材的III-V族材料结构，其中所述III-V族材料结构包括：第一III-V族材料层，所述第一层具有底部表面和顶部表面；第二III-V族材料层，所述第二III-V族材料层在所述第一III-V族材料层的所述顶部表面上形成；第一介电层，所述第一介电层在所述第一III-V族材料层的所述底部表面上形成；及FET晶体管，所述FET晶体管具有与所述第二III-V族材料层的顶部表面接触的源电极和漏电极；所述FET晶体管被第二介电层覆盖；并且所述第二介电层被所述金属层覆盖；并且其中所述金属层被连接到所述源电极。2.根据权利要求1所述的半导体电路，其中所述III-V族材料是GaN。3.根据权利要求1所述的半导体电路，其中所述金属层包括第一金属亚层和第二金属亚层，所述第一金属亚层被沉积在所述第二介电层的顶部上然后被平面化，所述第二金属亚层被沉积在所述操作基材的底部表面上；所述第一和第二金属亚层被接合在一起。4.根据权利要求3所述的半导体电路，其中所述金属层是金。5.根据权利要求1所述的半导体电路，其中所述晶体管的所述漏电极被连接到横贯至少所述第一和第二III-V族材料层的通道。6.根据权利要求1所述的半导体电路，所述半导体电路包括在所述第二III-V族材料层上形成的阻挡层，至少是在位于所述晶体管的所述源电极和漏电极之间的区域上形成。7.根据权利要求6所述的半导体电路，其中所述阻挡层是AlGaN层。8.根据权利要求6所述的半导体电路，其中所述晶体管包括在栅介电层上方形成的栅电极，而所述栅介电层在所述阻挡层的一部分上方形成。9.根据权利要求8所述的半导体电路，其中所述晶体管的所述栅电极被连接到横贯至少所述第一和第二III-V族材料层的通道。10.根据权利要求1所述的半导体电路，其中所述金属层通过通道被连接到所述源电极，所述通道与所述金属层的接触面积大于与所述源电极的接触面积。11.根据权利要求1所述的半导体电路，其中所述金属层通过多个通道被连接到所述源电极。12.一种制造III-V族半导体电路的方法，所述方法包括：在生长基材上形成...
【专利技术属性】
技术研发人员：李紫剑，储荣明，
申请(专利权)人：美国休斯研究所，
类型：发明
国别省市：美国;US
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