本申请涉及用于系统设计验证的装置和方法。用于系统设计验证的装置具有测试用例模型和测试平台，所述测试用例模型用于用脚本语言(诸如TCL)编译测试用例，所述测试平台包括待测试设计并且用硬件描述语言(诸如SymtemVerilog)运行。将由测试用例模块生成的激励源通过基于`C′的接口垫圈施加到测试平台。
【技术实现步骤摘要】
本专利技术一般涉及通过软件模拟进行的系统设计的测试，且更具体地，涉及一种结合由脚本语言和建模语言生成的激励源的验证过程。
技术介绍
集成电路发展一般包括设计阶段和用于确定设计是否如预期地工作的验证阶段。验证阶段通常利用软件模拟器(或测试平台)，其功能包括接收用硬件描述语言(诸如SystemVerilog)写成的软件，所述硬件描述语言建立电路设计的模型。该模型被用于模拟该设计对通过测试用例(test case)施加的激励源的响应。观察结果并将结果用于调试设计。测试用例一般是一组测试条件，并且以已知的输入和期望的输出为特征。最耗时的部分是创建测试，并且然后在设计改变时修正创建的测试。SystemVerilog是目前普遍用于测试平台和测试用例的语言。脚本语言(诸如工具命令语言TCL)和/或建模语言对于测试用例的仿真可以是有用的。因此，能够将已经通过脚本语言编码的验证组件结合到SystemVerilog测试平台中是有利的。附图说明本专利技术及其目的和优点可结合附图通过参考下面对优选实施例的描述被最好地理解，所述附图中：图1是根据本专利技术一个实施例的系统验证装置的简化原理方框图；图2是例示了图1的系统验证装置运行方法的一个示例的简化流程图；以及图3是例示了根据本专利技术的实施例的系统验证装置中的信号和数据的流程的简化流程图。具体实施方式下面结合附图阐述的详细说明旨在作为对本专利技术的目前优选实施例的描述，并且不旨在代表可以实施本专利技术的唯一形式。可以理解的是旨在被包含在本专利技术的精神和范围内的不同的实施例可完成相同或等同的功能。在附图中，自始至终相同的数字被用于指示相同的要素。而且，术语“包括”、“包含”或者其任何其它变形都旨在覆盖非排他性的包括，使得包括一系列要素或步骤的模块、电路、设备组件、结构和方法步骤不仅仅包括那些要素，还可以包括其他未明确地列出的或固有地存在于这些模块、电路、设备组件或步骤中的要素或步骤。通过“包括...”进而述及的要素或步骤，在没有其他限制的情况下，不排除包括所述要素或步骤的另外的相同的要素或步骤的存在。在一个实施例中，本专利技术提供了一种用于系统设计验证的装置。该装置包括：用于用脚本语言编译的包括至少一个激励源的测试用例的测试用例模块；包括待测试设计(DUT)且用硬件描述语言(HDL)运行的测试平台；以及基于编程语言′C′的、连接在该测试用例模块和该测试平台之间的、用于联系施加到该DUT的激励源的接口。在另一个实施例中，本专利技术提供一种用于系统设计验证的方法。该方法包括：用脚本语言编译的包括至少一个激励源的测试用例；将该激励源施加到包括DUT的且通过基于′C′的接口用HDL运行的测试平台。有利地，本专利技术容许使用诸如TCL脚本、Matlab和LabView语言来为基于SystemVerilog的测试平台提供激励源。在一个实施例中，′C′命令进程被用于调用TCL、Matlab或LabView激励源。进一步的优点是，简化了测试平台结构编译分区并且节省了编译时间，使得模拟更加高效并可重复使用。在一个实施例中，在一个中间阶段使用C编程语言允许SystemVerilog测试平台使用脚本语言和建模语言激励源，以便在仅完成一次编译的情况下运行模拟。本专利技术还可以被用于仿真测试，其中前端测试平台可以被重复使用并且节省编译时间以用于不同的测试用例。现在参考图1，示出了系统验证装置100的简化原理方框图。该系统验证装置100包括激励源发生器101和SystemVerilog测试平台102。SystemVerilog测试平台包括待测试设计(DUT)。生成的激励源被施加到该DUT并通过与期望的响应比较来分析响应。例如，该DUT通常是逻辑设计的软件模型。该
SystemVerilog测试平台102响应于来自激励源发生器101的测试激励源，模拟对应于软件模型的硬件设备的行为。该SystemVerilog测试平台102使用硬件描述语言(HDL)运行，在这个示例中是SystemVerilog。由测试平台100执行的典型的测试进程具有两个部分，即编译部分和模拟部分。在编译流程中，DUT被编译成一个或多个内部库。在模拟流程中，基于该编译结果通过SystemVerilog测试平台运行模拟。更详细地参考激励源发生器101，Matlab模块103将Matlab代码编译成作为测试用例和测试数据的第一′C′库104。这包括脚本命令和脚本形式的激励源。该第一′C′库104还包括一个C到API(应用程序接口)的接口函数。被编译成′C′库的Matlab参考模型不能直接被用作激励源，因此该′C′库-API接口的能力将激励源概括并设置成标准任务或方法以被随后的阶段处理。这些标准任务可包括详细的激励源配置信息。第一DPI-′C′模块105被连接到该第一′C′库104并执行直接编程接口到下一阶段。该′C′方法在SystemVerilog测试平台中不能被直接调用，但是通过直接编程接口，′C′方法能够被映射到SystemVerilog。类似的，SystemVerilog也能被映射到′C′。提供LabView模块106用于将LabView代码编译成第二′C′库107。在这个示例中，第二C库107是现场可编程门阵列(FPGA)。该第二′C′库107被连接到第二DPI-′C′模块108。该第二DPI-′C′模块108执行与第一DPI-′C′模块105执行的功能类似的功能。TCL测试用例模块109编译激励源(用脚本语言)和测试用例(也用脚本语言)用于验证测试。测试用例包括所有用于控制整个激励源流的TCL命令。按下面所解释的方式，脚本测试用例用命令(诸如′trigger event触发事件′、′wait event等待事件′、′time delay时间延迟′以及′end of test测试结束′)控制在SystemVerilog测试平台102中的整个通信流。该TCL测试用例模块109被连接到TCL-′C′-DPI模块110。TCL文件不能直接通过DPI被SystemVerilog使用，因此，保存在TCL-′C′-DPI模块110中的′C′扩展名(或中间)文件被用于将脚本命令映射到DPI任务。该TCL-′C′-DPI模块110还包括垫圈(Gasket)SystemVerilog文件。该模块110有利于数据的通信和在TCL测试用例模块109和SystemVerilog测试平台102之间的反馈。凭借该TCL-′C′-DPI模块110，TCL测试用例能被转变成DPI任务。该第一和第二
DPI-′C′模块105、108和TCL-′C′-DPI模块110被连接到接口垫圈111。垫圈111将TCL、Matlab和LabView信息转变成测试平台信息。有三个文件被该垫圈处理。TCL测试用例和′C′测试用例是顶级测试用例，其包括分别基于对TCL测试用例模块109以及Matlab和LabView模块103、106的编译的整个激励源流。垫圈111被配置成调用要么来自TCL进程要么来自库104、107的′C′任务的′generate transaction生成事务′、′delay special time延迟特定时间′、′trigger event′、′wait ev本文档来自技高网...
【技术保护点】
一种用于系统设计验证的装置，包括：测试用例模块，用于用脚本语言编译测试用例并且包括至少一个激励源；测试平台，包括待测试设计并且用硬件描述语言运行；和基于｀C′的接口，连接在所述测试用例模块和所述测试平台之间，用于联系施加到待测试设计的激励源。
【技术特征摘要】
1.一种用于系统设计验证的装置，包括：测试用例模块，用于用脚本语言编译测试用例并且包括至少一个激励源；测试平台，包括待测试设计并且用硬件描述语言运行；和基于｀C′的接口，连接在所述测试用例模块和所述测试平台之间，用于联系施加到待测试设计的激励源。2.根据权利要求1所述的装置，其中所述接口被设置成使用｀C′命令进程从所述测试用例调用激励源。3.根据权利要求1所述的装置，其中所述脚本语言是工具命令语言TCL而所述硬件描述语言是SystemVerilog，并且其中所述接口包括｀C′扩展名文件，以及其中所述接口被设置成通过在｀C′扩展名文件中将TCL命令映射到直接编程接口DPI任务来将TCL信息转换成SystemVeril...
【专利技术属性】
技术研发人员：芦湘冬，梅汪生，P·U·纳帕德，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US
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