半导体存储装置及其制造方法制造方法及图纸

根据一个实施例，一种半导体存储装置包括基板、设置在所述基板上且在竖直方向上延伸的半导体柱、设置在所述半导体柱的侧方且在第一方向上延伸的多个第一电极膜。所述多个第一电极膜沿着所述竖直方向彼此分离地配置。所述半导体存储装置进一步包括设置在所述半导体柱与所述第一电极膜之间的多个第二电极膜。所述多个第二电极膜沿着所述竖直方向彼此分离地配置。所述半导体存储装置进一步包括设置在所述半导体柱与所述第二电极膜之间的第一绝缘膜，以及设置在所述第二电极膜与所述第一电极膜之间的第二绝缘膜。

【技术实现步骤摘要】
【国外来华专利技术】
在此描述的实施例涉及半导体存储装置及其制造方法。
技术介绍
尽管传统上NAND闪速存储器的平面结构已被缩小以提高位密度和降低位成本(bit cost)，但此缩小正接近极限。因此，近年来，已提出在竖直方向上层叠存储单元(memory cell)的技术。存储单元的数据保持特性在这种层叠的存储装置中是成问题的。
技术实现思路
一般而言，根据一个实施例，一种半导体存储装置包括基板、设置在所述基板上且在竖直方向上延伸的半导体柱、设置在所述半导体柱的侧方且在第一方向上延伸的多个第一电极膜。所述多个第一电极膜沿着所述竖直方向彼此分离地配置。所述半导体存储装置进一步包括设置在所述半导体柱与所述第一电极膜之间的多个第二电极膜。所述多个第二电极膜沿着所述竖直方向彼此分离地配置。所述半导体存储装置进一步包括设置在所述半导体柱与所述第二电极膜之间的第一绝缘膜，以及设置在所述第二电极膜与所述第一电极膜之间的第二绝缘膜。附图说明图1是示出根据第一实施例的半导体存储装置的透视图；图2是示出根据第一实施例的半导体存储装置的横截面图；图3是示出图2所示的区域A的横截面图；图4是沿着图2所示的线B-B’的横截面图；图5A至图17B是示出根据第一实施例的半导体存储装置的制造方法的平面图和横截面图；图18是示出根据第一实施例的变型例的半导体存储装置的横截面图；图19是示出根据第二实施例的半导体存储装置的横截面图；图20A至图30C是示出根据第二实施例的半导体存储装置的制造方法的平面图和横截面图；图31是示出根据第二实施例的第一变型例的半导体存储装置的横截面图；图32是示出根据第二实施例的第二变型例的半导体存储装置的横截面图；图33是示出根据第二实施例的第三变型例的半导体存储装置的横截面图；图34是示出根据第三实施例的半导体存储装置的横截面图；图35A至图37C是示出根据第三实施例的半导体存储装置的制造方法的平面图和横截面图；图38A至38C是示出根据第三实施例的变型例的半导体存储装置的横截面图；图39A至39C是示出根据第三实施例的变型例的半导体存储装置的制造方法的横截面图；图40是示出根据第四实施例的半导体存储装置的横截面图；图41是示出图40所示的区域E的横截面图；图42A是示出根据第四实施例的半导体存储装置的制造方法的横截面图；以及图42B是平面图；图43和图44是示出根据第五实施例的半导体存储装置的横截面图；图45至图53是示出根据第五实施例的半导体存储装置的制造方法的横截面图；图54是示出根据第五实施例的变型例的半导体存储装置的横截面图；图55至57是示出根据第五实施例的变型例的半导体存储装置的制造方法的横截面图；图58至图59是示出根据第六实施例的半导体存储装置的横截面图；图60是示出根据第六实施例的半导体存储装置的示意电路图；图61是示出根据第六实施例的半导体存储装置的示意平面图；图62示出根据第六实施例的半导体存储装置中的单元源线的连接关系；图63A是示出选择NAND串(selection NAND string)和非选择NAND串的示意电路图，图63B示出施加到选择NAND串的电位，以及图63C示出施加到非选择NAND串的电位；图64是示出根据第七实施例的半导体存储装置的横截面图；图65示出根据第七实施例的半导体存储装置中的单元源线的连接关系；图66是示出根据第八实施例的半导体存储装置的横截面图；图67示出根据第八实施例的半导体存储装置中的单元源线的连接关系；图68是示出根据第九实施例的半导体存储装置的透视图；以及图69是示出根据第十实施例的半导体存储装置的透视图。具体实施例第一实施例将参考附图描述本专利技术的实施例。首先，将描述第一实施例。图1是示出根据该实施例的半导体存储装置的透视图。图2是示出根据该实施例的半导体存储装置的横截面图。图3是示出图2所示的区域A的横截面图。图4是沿着图2所示的线B-B’的横截面图。如图1和图2所示，硅基板10被设置在根据该实施例的半导体存储装置1中。存储单元区域Rm和周边电路区域Rc被设置在硅基板10中。在下文中，为了描述方便，在该说明书中采用XYZ正交坐标系。与硅基板10的上表面10a平行的两个相互正交的方向设为X方向和Y方向；并且与上表面10a垂直的方向设为Z方向。在存储单元区域Rm中，由例如氧化硅制成的绝缘膜11(第三绝缘膜)、由例如多晶硅制成的导电层12、由例如钨制成的互连层13、以及由例如多晶硅制成的导电层14以此次序在硅基板10上层叠。单元源线(cell source line)15由导电层12、互连层13、以及导电层14形成。在单元源线15上设置由例如氧化硅制成的绝缘膜17。在单元源线15上设置多个在Z方向上延伸的硅柱20。硅柱20由例如多晶硅制成；并且硅柱20的下端贯通绝缘膜17而被连接至单元源线15。硅柱20从Z方向来看沿着X方向和Y方向按矩阵状排列并且具有与单个单元源线15的共同连接。多个控制栅电极膜(第一电极膜)21被设置在硅柱20的侧方而沿着Z方向彼此分离。每个控制栅电极膜21由例如钨制成并且在Y方向上延伸。因此，在沿着Y方向排列的硅柱20之间不设置控制栅电极膜21。此外，在X方向上，两个硅柱20与两个控制栅电极膜21交替排列。也就是，当沿X方向排列的硅柱20被组织成每两个彼此相邻的硅柱20的多个组22时，以及当两个控制栅电极膜21被排列为位于组22之间时，在属于每个组22的两个硅柱20之间不设置控制栅电极膜21。在硅柱20之间设置有层间绝缘膜23。在控制栅电极膜21之间、最下层的控制栅电极膜21下方、以及最上层的控制栅电极膜21上方，设置由例如氧化硅制成的层间绝缘膜24。在由多个控制栅电极膜21、层间绝缘膜23、以及层间绝缘膜24制成的层叠体25上设置硬掩膜26。硅柱20伸出到硬掩膜26之上而与在X方向上延伸的互连27成为一体。在互连27上设置过孔28；以及在过孔28上设置在X方向上延伸的位线29。位线29通过过孔28被连接至互连27。由此，每个硅柱20被连接在位线29与单元源线15之间。也就是，半导体存储装置1为I状柱型层叠存储装置。层叠体25的Y方向端部被构图为阶梯配置；并且在阶梯配置的端部处，在Z方向上具有相同位置的多个控制栅电极膜21被束在一起。在被束的控制栅电极膜21的端部上设置有过孔38。在过孔38上设置有在Y方向上延伸的字线39。在Z方向上，字线39的位置与位线29的位置相同。字线39通过过孔38被连接至控制栅电极膜21。如图3和图4所示，在硅柱20与控制栅电极膜21之间设置有由例如多晶硅制成的浮置栅电极膜(floating gate film)31(第二电极膜)。因为浮置栅电极膜31被设置在硅柱20与控制栅电极膜21之间的每个交叉处，浮置栅电极膜31按矩阵状排列而沿着Y方向和Z方向彼此分离。如上所述，因为硅柱20和控制栅电极膜21沿着X方向排列，浮置栅电极膜31也沿着X方向排列。结果，浮置栅电极膜31以XYZ三维矩阵配置排列。当从Z方向看时，浮置栅电极膜31的配置为扇形，该扇形在控制栅电极膜21侧较宽。因此，浮置栅电极膜31的在硅柱20侧的端部的Y方向上的长度L1短于浮置栅电极膜31的在控制栅电极膜21侧的端部的Y方向上的长度L2。在硅柱本文档来自技高网...

【技术保护点】
一种半导体存储装置，包括：基板；半导体柱，其设置在所述基板上，在竖直方向上延伸；多个第一电极膜，其设置在所述半导体柱的侧方，在第一方向上延伸，所述多个第一电极膜沿所述竖直方向彼此分离地配置；多个第二电极膜，其设置在所述半导体柱与所述第一电极膜之间，所述多个第二电极膜沿所述竖直方向彼此分离地配置；第一绝缘膜，其设置在所述半导体柱与所述第二电极膜之间；以及第二绝缘膜，其设置在所述第二电极膜与所述第一电极膜之间。

【技术特征摘要】
【国外来华专利技术】2014.01.10 JP 2014-003793;2014.03.11 US 14/204,6231.一种半导体存储装置，包括：基板；半导体柱，其设置在所述基板上，在竖直方向上延伸；多个第一电极膜，其设置在所述半导体柱的侧方，在第一方向上延伸，所述多个第一电极膜沿所述竖直方向彼此分离地配置；多个第二电极膜，其设置在所述半导体柱与所述第一电极膜之间，所述多个第二电极膜沿所述竖直方向彼此分离地配置；第一绝缘膜，其设置在所述半导体柱与所述第二电极膜之间；以及第二绝缘膜，其设置在所述第二电极膜与所述第一电极膜之间。2.根据权利要求1所述的装置，其中所述第一绝缘膜的等效氧化物厚度比所述第二绝缘膜的等效氧化物厚度厚，并且所述第一绝缘膜的介电常数比所述第二绝缘膜的介电常数低。3.根据权利要求2所述的装置，其中所述第二绝缘膜包括：第一层，其设置在所述第一电极膜侧，覆盖所述第一电极膜的上表面和下表面；以及第二层，其设置在所述第二电极膜侧，覆盖所述第二电极膜的上表面和下表面。4.根据权利要求1所述的装置，其中所述第二绝缘膜的等效氧化物厚度比所述第一绝缘膜的等效氧化物厚度厚，并且所述第二绝缘膜的介电常数比所述第一绝缘膜的介电常数低。5.根据权利要求4所述的装置，其中所述第一绝缘膜沿所述半导体柱的侧表面配置。6.根据权利要求1所述的装置，其中设置有多个所述半导体柱，从上方看，所述多个半导体柱沿所述第一方向以及与所述第一方向交叉的第二方向按矩阵状排列，在沿所述第一方向排列的所述半导体柱之间，未配置所述第一电极膜，以及当将沿所述第二方向排列的所述半导体柱按每两个相邻的半导体柱分组时，并且当使两个所述第一电极膜位于所述组之间时，在属于每组的两个所述半导体柱之间未配置所述第一电极膜。7.根据权利要求6所述的装置，其中，属于所述组的两个所述半导体柱形成为一体。8.根据权利要求6所述的装置，其中，所述第二电极膜的在所述半导体柱侧的端部的所述第一方向上的长度比所述第二电极膜的在所述第一电极膜侧的端部的所述第一方向上的长度短。9.根据权利要求6所述的装置，其中在所述半导体柱之间、在所述竖直方向上彼此相邻的所述第一电极膜之间、以及/或者在所述竖直方向上彼此相邻的所述第二电极膜之间之中的至少一处，形成有气隙。10.根据权利要求1所述的装置，其中从上方看，所述第二电极膜包围所述半导体柱，并且从上方看，所述第一电极膜包围所述第二电极膜。11.根据权利要求1所述的装置，其中对于最上段或包括所述最上段的多个段，所述第一电极膜与所述第二电极膜之间未配置所述第二绝缘膜，并且对于所述最上段或包括所述最上段的所述多个段，所述第一电极膜与所述第二电极膜连接。12.根据权利要求1所述的装置，其中对于每个所述第一电极膜，所述第二绝缘膜沿所述竖直方向被分开。13.根据权利要求1所述的装置，进一步包括：单元源线，其设置在所述基板与所述半导体柱之间，与所述半导体柱的下端连接；位线，其设置在所述半导体柱上，与所述半导体柱的上端连接；第三绝缘膜，其设置在所述基板与所述单元源线之间；源区域和漏区域，其在所述基板的位于所述半导体柱的正下区域远端的区域中彼此分离地形成；第四绝缘膜，其设置在所述基板的位于所述源区域与所述漏区域之间的区域的正上区域中；以及栅电极，其设置在所述第四绝缘膜上。14.根据权利要求1所述的装置，进一步包括：其他半导体柱；以及多个源线，其设置在所述基板与所述半导体柱之间；所述多个源线中的一个与所述半导体柱中的一个的下端连接。...

【专利技术属性】
技术研发人员：坂本涉，铃木亮太，冈本达也，加藤龙也，荒井史隆，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP