用于射频通信系统的静电放电保护电路技术方案

本公开涉及用于射频通信系统的静电放电保护电路。提供了用于射频电路的静电放电(ESD)保护的装置和方法。在一些配置中，ESD保护电路包括串联地电连接在射频信号引脚与射频地引脚之间的两对以上场效应晶体管(FET)。两对以上FET中的每一对均包括用于提供应对负极性ESD事件的保护的负ESD保护FET以及用于提供应对正极性ESD事件的保护的正ESD保护FET。负ESD保护FET的源极和栅极彼此电连接，并且所述正ESD保护FET的源极和栅极彼此电连接。另外地，负ESD保护FET和正ESD保护FET的漏极彼此电连接。ESD保护电路展现出相对低的电容和平坦的电容对电源特性。

【技术实现步骤摘要】

本专利技术的实施方案涉及电子系统，并且更特别地涉及射频静电放电保护(ESD)电路。
技术介绍
射频系统会暴露于静电放电(ESD)事件，或者具有快速变化的电压和高功率的相对短持续时间的电信号。ESD事件会由于IC的相对小面积上的过电压条件和/或高水平的功率耗散而破坏电子系统内的集成电路(IC)。高功率耗散会升高IC温度，并且会导致若干问题，诸如栅极氧化物穿通、结损坏、金属损坏和表面电荷累积。而且，ESD事件可以包括锁存(换言之，低阻抗路径的不利形成)，从而破坏IC的功能以及可能导致对IC的永久损坏。因此，需要提供一种具有诸如在IC加电条件和掉电条件下应对这种ESD事件的保护的IC。
技术实现思路
在一个方面，集成电路包括第一引脚、第二引脚和静电放电(ESD)保护电路，所述ESD保护电路包括串联地电连接在所述第一引脚与第二引脚之间的两对以上场效应晶体管(FET)。两对以上FET中的每一个均包括：负ESD保护FET，其包括彼此电连接的源极和栅极以及漏极；以及正ESD保护FET，其包括彼此电连接的源极和栅极以及漏极。负ESD保护FET的漏极与所述正ESD保护FET的漏极电连接。在另一方面，提供一种装置。该装置包括第一引脚、第二引脚和电连接在第一引脚与第二引脚之间的ESD保护电路。该ESD保护电路包括：第一负ESD保护FET，其包括源极和与第一引脚电连接的栅极；第一正ESD保护FET，其包括源极和与第一中间节点电连接的栅极以及与第一负
ESD保护FET的漏极电连接的漏极；第二负ESD保护FET，其包括源极和与第一中间节点电连接的栅极；以及第二正ESD保护FET，其包括彼此电连接的源极和栅极以及与所述第二负ESD保护FET的漏极电连接的漏极。在另一方面，提供了集成电路的ESD保护方法。该方法包括：接收第一引脚上的射频信号；以及利用串联地电连接在第一引脚与第二引脚之间的两对以上FET来向第一引脚提供ESD保护。两对以上FET中的每一对均包括正ESD保护FET和负ESD保护FET。正ESD保护FET的源极和栅极彼此电连接，负ESD保护FET的源极和栅极彼此电连接，并且正ESD保护FET的漏极与负ESD保护FET的漏极电连接。该方法还包括：通过将两对以上FET的多个p-n结的第一部分正向偏置以及通过将多个p-n结的第二部分反向偏置，响应于第一引脚的电压变化，抑制ESD保护电路的总电容的变化。在另一方面，提供集成电路。该集成电路包括第一引脚、第二引脚、衬底和在衬底上的ESD保护电路。该ESD保护电路包括正向ESD保护电路，其被配置为提供应对在第一引脚与第二引脚之间接收到的正极性ESD事件的保护。正向ESD保护电路包括具有与第一引脚电连接的阳极的第一类型的第一二极管。ESD保护电路还包括反向ESD保护电路，其被配置为提供应对在第一引脚与第二引脚之间接收到的负极性ESD事件的保护。反向ESD保护电路包括具有与第一引脚电连接的阴极的第二类型的第一二极管。衬底与第一类型的第一二极管的阳极之间的电容小于衬底与第一类型的第一二极管的阴极之间的电容，并且衬底与第二类型的第一二极管的阴极之间的电容小于衬底与第二类型的第一二极管的阳极之间的电容。在另一方面，提供ESD保护方法。该方法包括：利用正向ESD保护电路保护集成电路的第一引脚免于正极性ESD事件破坏；利用反向ESD保护电路保护第一引脚免于负极性ESD事件破坏；以及利用第一类型的第一二极管将第一引脚隔离于正向ESD保护电路到集成电路的衬底的电容，以及利用第二类型的第一二极管将第一引脚隔离于反向ESD保护电路到衬底的电容。第一类型的第一二极管具有与第一引脚电连接的阳极，并且衬底与第一类型的第一二极管的阳极之间的电容小于衬底与第一类型的
第一二极管的阴极之间的电容。另外地，第二类型的第一二极管具有与第一引脚电连接的阴极，并且衬底与第二类型的第一二极管的阴极之间的电容小于衬底与第二类型的第一二极管的阳极之间的电容。在另一方面，提供一种集成电路。该集成电路包括第一引脚、第二引脚、正向ESD保护电路以及反向ESD保护电路。正向ESD保护电路包括串联地电连接在第一引脚与第二引脚之间的一个或多个P+/N-EPI二极管、一个或多个ESD保护器件以及一个或多个P-EPI/N+二极管。一个或多个P+/N-EPI二极管中的第一P+/N-EPI二极管包括与第一引脚电连接的阳极。反向ESD保护电路串联地电连接在第二引脚与第一引脚之间的一个或多个P+/N-EPI二极管、一个或多个ESD保护器件以及一个或多个P-EPI/N+二极管。一个或多个P-EPI/N+二极管中的第一P-EPI/N+二极管包括与第一引脚电连接的阴极。在另一方面，提供一种集成电路。该集成电路包括高频信号引脚、地引脚、多个ESD保护电路以及被配置为将高频信号引脚隔离于多个ESD保护电路的电容的至少一部分的一个或多个电感器。多个ESD保护电路包括第一ESD保护电路和第二ESD保护电路，其中多个ESD保护电路被配置为响应于ESD事件而激活以在高频信号引脚与地引脚之间提供电通路。一个或多个电感器包括电连接在第一ESD保护电路与第二ESD保护电路之间的第一电感器。在另一方面，提供了用于提供高频信号引脚与地引脚之间的ESD保护的ESD保护网络。ESD保护网络包括：第一ESD保护电路，其包括与高频信号引脚电连接的第一端子以及与地引脚电连接的第二端子；第一电感器，其包括与第一ESD保护电路的第一端子电连接的第一端以及第二端；以及第二ESD保护电路，其包括与所述第一电感器的第二端电连接的第一端子以及与所述地引脚电连接的第二端子。第一电感器被配置为将高频信号引脚隔离于第二ESD保护电路的电容。在另一方面，提供一种提供ESD保护的方法。该方法包括：接收高频信号引脚上的信号；利用包括第一ESD保护电路和第二ESD保护电路的多个ESD保护电路来向高频信号引脚提供ESD保护；以及利用一个或多个电感器将高频信号引脚隔离于多个ESD保护电路的电容的至少一部分。
隔离高频信号引脚包括利用一个或多个电感器中的第一电感器将第二ESD保护电路的电容隔离于高频信号。第一电感器电连接在第一ESD保护电路与第二ESD保护电路之间。在另一方面，提供一种集成电路。该集成电路可以包括：高频信号引脚；地引脚；多个静电放电(ESD)保护电路，其包括第一ESD保护电路和第二ESD保护电路，其中所述多个ESD保护电路被配置为响应于ESD事件而激活以提供所述高频信号引脚与所述地引脚之间的电通路；以及一个或多个电感器，其被配置为将所述高频信号引脚隔离于所述多个ESD保护电路的电容的至少部分，其中所述一个或多个电感器包括电连接在所述第一ESD保护电路与所述第二ESD保护电路之间的第一电感器。根据一个实施例，在上述集成电路中，所述第一ESD保护电路可以包括第一端子和第二端子，其中所述第一端子与所述高频信号引脚电连接且所述第二端子与所述地引脚电连接。其中所述第二ESD保护电路包括第一端子和第二端子，其中所述第二端子与所述地引脚电连接。其中所述第一电感器电连接在所述第一ESD保护电路的第一端子与所述第二ESD保护电路的第一端子之间。根据一个实施例，在上述集成电本文档来自技高网...

【技术保护点】
集成电路，包括：第一引脚；第二引脚；以及静电放电(ESD)保护电路，其包括串联地连接在所述第一引脚与所述第二引脚之间的两对以上的场效应晶体管(FET)，其中所述两对以上的FET中的每一对均包括：负ESD保护FET，其包括彼此电连接的源极和栅极以及漏极；以及正ESD保护FET，其包括彼此电连接的源极和栅极以及漏极，其中所述负ESD保护FET的漏极与所述正ESD保护FET的漏极电连接。

【技术特征摘要】
2015.05.15 US 62/162,225;2015.07.13 US 14/797,675;1.集成电路，包括：第一引脚；第二引脚；以及静电放电(ESD)保护电路，其包括串联地连接在所述第一引脚与所述第二引脚之间的两对以上的场效应晶体管(FET)，其中所述两对以上的FET中的每一对均包括：负ESD保护FET，其包括彼此电连接的源极和栅极以及漏极；以及正ESD保护FET，其包括彼此电连接的源极和栅极以及漏极，其中所述负ESD保护FET的漏极与所述正ESD保护FET的漏极电连接。2.如权利要求1所述的集成电路，其中所述第一引脚包括射频信号引脚并且所述第二引脚包括射频地引脚。3.如权利要求2所述的集成电路，进一步包括与所述射频信号引脚电连接的射频电路。4.如权利要求2所述的集成电路，其中所述射频信号引脚被配置为接收在所述射频地引脚的电压之上和之下摆动的射频信号。5.如权利要求1所述的集成电路，其中所述负ESD保护FET和所述正ESD保护FET各自包括n型金属氧化物半导体(NMOS)晶体管。6.如权利要求1所述的集成电路，其中所述两对以上的FET包括至少三对FET。7.如权利要求1所述的集成电路，其中所述集成电路在绝缘体上硅(SOI)衬底上。8.装置，包括：第一引脚；第二引脚；以及静电放电(ESD)保护电路，其电连接在所述第一引脚与所述第二引脚之间，其中所述ESD保护电路包括：第一负ESD保护FET，其包括源极和与所述第一引脚电连接的栅极；第一正ESD保护FET，其包括源极和与第一中间节点电连接的栅极以及与所述第一负ESD保护FET的漏极电连接的漏极；第二负ESD保护FET，其包括源极和与所述第一中间节点电连接的栅极；以及第二正ESD保护FET，其包括彼此电连接的源极和栅极以及与所述第二负ESD保护FET的漏极电连接的漏极。9.如权利要求8所述的装置，其中所述第二正ESD保护电路的源极和栅极与所述第二引脚电连接。10.如权利要求8所述的装置，其中所述第一负ESD保护FET、所述第二负ESD保护FET、所述第一正ESD保护FET和所述第二正ESD保护FET各自包括NMOS晶体管。11.如权利要求8所述的装置，其中所述第一负ESD保护FET包括与所述第一负ESD保护FET的源极电连接的主体，其中所述第二负ESD保护FET包括与所述第二负ESD保护FET的源极电连接的主体，其中所述第一正ESD保护FET包括与所述第一正ESD保护FET的源极电连接的主体，并且其中所述第二正ESD保护FET包括与所述第二正ESD保护FET的源极电连接的主体。12.如权利要求8所述的集成电路，其中所述第一引脚包括射频信号引脚并且所述第二引脚包括射频地引脚。13.如权利要求12所述的装置，进一步包括与所述射频信号引脚电连接的射频电路。14.如权利要求12所述的装置，其中所述射频信号引脚被配置为接收在所述射频地引脚的电压之上和之下摆动的射频信号。15.如权利要求8所述的装置，其中所述ESD保护电路进一步包括：第三负ESD保护FET，其包括彼此电连接以及与所述第一正ESD保护FET的源极和栅极电连接的源极和栅极；以及第三正ESD保护FET，其包括彼此电连接的源极和栅极以及与所述第三负ESD保护FET的漏极电连接的漏极。16.如权利要求15所述的装置，其中所述第三正ESD保护电路的源极和栅极与所述第二引脚电连接。17.如权利要求15所述的装置，其中所述第一负ESD保护FET、所述第二负ESD保护FET、所述第三负ESD保护FET、所述第一正ESD保护FET和所述第二正ESD保护FET以及所述第三正ESD保护FET各自包括NMOS晶体管。18.集成电路的静电放电(ESD)保护方法，所述方法包括：接收第一引脚上的射频信号；利用串联地连接在所述第一引脚与第二引脚之间的两对以上场效应晶体管(FET)来将ESD保护提供给所述第一引脚，其中所述两对以上FET各自包括正ESD保护FET和负ESD保护FET，其中所述正ESD保护FET的源极和栅极彼此电连接，其中所述负ESD保护FET的源极和栅极彼此电连接，并且其中所述正ESD保护FET的漏极与所述负ESD保护FET的漏极电连接；以及通过将所述两对以上FET的多个p-n结的第一部分正向偏置以及通过将所述多个p-n结的第二部分反向偏置，响应于所述第一引脚的电压变化，抑制所述ESD保护电路的总电容的变化。19.如权利要求18所述的方法，其中利用两对以上FET向所述第一引脚提供ESD保护包括使用至少三对FET。20.如权利要求18所述的方法，其中向所述第一引脚提供ESD保护进一步包括：通过响应于正极性ESD事件而激活所述正ESD保护FET以及通过响应于负极性ESD事件而激活所述负ESD保护FET，通过所述两
\t对以上FET提供从所述第一引脚到所述第二引脚的电通路。21.集成电路，包括：第一引脚和第二引脚；衬底；以及在所述衬底上的静电放电(ESD)保护电路，其中所述ESD保护电路包括：正向ESD保护电路，其被配置为提供应对在所述第一引脚与所述第二引脚之间接收到的正极性ESD事件的保护，其中所述正向ESD保护电路包括具有与所述第一引脚电连接的阳极的第一类型的第一二极管；以及反向ESD保护电路，其被配置为提供应对在所述第一引脚与所述第二引脚之间接收到的负极性ESD事件的保护，其中所述反向ESD保护电路包括具有与所述第一引脚电连接的阴极的第二类型的第一二极管，其中所述衬底与所述第一类型的第一二极管的阳极之间的电容小于所述衬底与所述第一类型的第一二极管的阴极之间的电容...

【专利技术属性】
技术研发人员：S·帕萨萨拉希，J·A·塞尔瑟多，R·卡里略拉姆利兹，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：美国;US