高密度电容器结构及方法技术

本发明专利技术涉及高密度电容器结构及方法，具体提供的是基于半导体纳米柱的阵列的高密度电容器结构。该高密度电容器结构可以是多个电容器，其中各该半导体纳米柱充当该多个电容器其中一者的底电极，或者该高密度电容器结构可以是大面积金属‑绝缘体‑金属(MIM)电容器，其中该半导体纳米柱充当后续所形成用于该MIM电容器的底电极的支撑结构。

【技术实现步骤摘要】

本申请案是关于电容器制作，并且更尤指使用纳米结构形成高密度电容器。
技术介绍
电容器是记忆体、逻辑与模拟电路中的重要组件。由于每单位面积的电容有限，电容器在整个电路布局中一直占据相当大的芯片面积。随着集成电路系统(cirtuitry)密度增加，用于电容器的可用晶粒面积跟着减少。更稠密电路中的电容器面积减少，因而更难以包括具有够高电容的电容器。因此，在芯片上的电容器面积固定的情况下，可增加电容的结构及方法的需求依然存在。
技术实现思路
本申请案提供基于半导体纳米柱的阵列的高密度电容器结构。该高密度电容器结构可以是多个电容器，其中各该半导体纳米柱充当该多个电容器其中一者的底电极，或者该高密度电容器结构可以是大面积金属-绝缘体-金属(MIM)电容器，其中该半导体纳米柱充当后续所形成用于该MIM电容器的底电极的支撑结构。在本申请案的一项态样中，提供一种形成多个电容器的方法。本方法包括首先在半导体衬底上形成多个半导体纳米柱。该多个半导体纳米柱取向为垂直于该半导体衬底的顶面。在该半导体衬底及该多个半导体纳米柱的曝露表面上方保形沉积介电材料层之后，在该介电材料层上方形成导电材料层。该导电材料层填充介于该多个半导体纳米柱之间的空间。在本申请案的另一态样中，提供一种包含多个电容器的半导体结构。该多个电容器包含：多个半导体纳米柱，其存在于半导体基材的顶面上，并取向为垂直于该半导体衬底的顶面；保形介电材料层，其
存在于该半导体衬底的该顶面的曝露部分上，并围绕该多个半导体纳米柱的侧壁；以及导电材料层，其位于该保形介电材料层上。该导电材料层横向围绕该多个半导体纳米柱。在本申请案的另一态样中，提供一种包含电容器的半导体结构。该电容器包含多个半导体纳米柱，其存在于半导体衬底的顶面上，并取向为垂直于该半导体衬底的顶面。该多个半导体纳米柱各者的顶面上存在有触媒点。该电容器更包括：保形第一导电材料层，其存在于该半导体衬底的该顶面、该多个半导体纳米柱、及该多个触媒点的曝露表面上；保形介电材料层，其存在于该保形第一导电材料层上；以及第二导电材料层，其存在于该保形介电材料层上。该第二导电材料层填充介于该多个半导体纳米柱之间的空间，并在该保形介电材料层的最顶面上方具有顶面。在本申请案的又另一态样中，提供一种形成电容器的方法。本方法包括首先在半导体衬底上形成多个半导体纳米柱。该多个纳米柱取向为垂直于该半导体衬底的顶面。该多个半导体纳米柱各者的顶面上存在有触媒点。在该半导体衬底、该多个半导体纳米柱、及该多个触媒点的曝露表面上方保形沉积第一导电材料层之后，在该第一导电材料层上方保形沉积介电材料层。其次，在该介电材料层上方形成第二导电材料，该第二导电材料层填充介于该多个半导体纳米柱之间的空间。附图说明图1A是根据本申请案的第一具体实施例，包括半导体衬底的第一例示性半导体结构的立体图，多个触媒点是在该半导体衬底上形成。图1B是图1A的第一例示性半导体结构沿着线条B-B’的截面图。图2是图1B的第一例示性半导体结构在垂直于半导体衬底的顶面生长半导体纳米柱之后的截面图。图3是图2的第一例示性半导体结构在半导体衬底、半导体纳米柱及触媒点的曝露表面上保形沉积介电材料层之后的截面图。图4是图3的第一例示性半导体结构在介电材料层上形成导电材料层以完全填充半导体纳米柱之间的空间之后的截面图。图5是图4的第一例示性半导体结构在形成接触阶介电层、及该接触阶介电层内的接触结构之后的截面图。图6是根据本申请案的第二具体实施例，可衍生自图2的第一例示性半导体结构，在半导体衬底、半导体纳米柱及触媒点的曝露表面上方保形沉积第一导电材料层之后的第二例示性半导体结构的截面图。图7是图6的第二例示性半导体结构在第一导电材料层上方保形沉积介电材料层之后的截面图。图8是图7的第二例示性半导体结构在介电材料层上形成第二导电材料层以填充半导体纳米柱之间的空间之后的截面图。图9是图8的第二例示性半导体结构在形成第二导电材料层上的接触阶介电层、及该接触阶介电层内的接触结构之后的截面图。具体实施方式本申请案现将参照以下随附本申请案的论述及图式来更加详述。注意到的是，本申请案的图式仅是为了说明目的而提供，因此，图式并未按照比例来绘制。也注意到的是，相似且对应的元件是以相似的参考元件符号来参照。在以下说明中，提出许多具体细节，例如：特定结构、组件、材料、尺寸、处理步骤及技术，以便了解本申请案的各项具体实施例。然而，本领域的技术人员将会领会的是，本申请案的各项具体实施例没有这些具体细节也可予以实践。在其它实例中，众所周知的结构或处理步骤并未加以详述，为的是要避免混淆本申请案。请参阅图1A及图1B，根据本申请案的第一具体实施例的第一例示性半导体结构包括形成于半导体衬底10上的多个触媒点(catalyst dot)12。半导体衬底10可由任何合适的半导体材料所组成，举例如Si、Ge、SiGe、SiC、SiGeC、以及包括InAs、GaAs及InP的III/V族化合物半导体。在一项具体实施例中，半导体衬底10是由Si所构成。选择的半导体衬底10一般具有(111)晶向，以使得纳米柱生长将会垂直于衬底表面出现。半导体衬底10的厚度可以是自400μm至1000μm，而一般的厚度是自50μm至900μm。触媒点12是用于促使半导体纳米柱生长，并可包括举例如金、铝、钛、铟、铁或镍的金属。触媒点12可分布成在触媒点12之间具有所欲间隔的规则图案，或可分布成随机图案。在一项具体实施例中且如图1A所示，触媒点12是均匀分布于半导体衬底10上。触媒点12可藉由图案化触媒层来形成。触媒层可先在半导体衬底10上藉由习知的沉积技术来沉积，包括但不局限于化学气相沉积(CVD)、溅镀、及物理气相沉积(PVD)。形成的触媒层可具有范围自10nm至50nm的厚度，但也可运用更小及更大的厚度。随后图案化触媒层以藉由光刻及蚀刻程序来形成触媒点12。光刻步骤包括在触媒层上涂敷光阻(图未示)，将光阻曝照成所欲辐射(radiation)的图案，然后利用习知的阻剂显影剂将曝照的光阻显影。蚀刻程序包含干蚀刻及/或湿化学蚀刻。本申请案中可使用的合适的干蚀刻程序包括反应性离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或激光剥蚀。一般使用的是RIE程序。蚀刻程序利用半导体衬底10当作蚀刻终止物，将图案自图案化光阻转移至触媒层。将图案转移至触媒层之后，残余的光阻可利用举例如灰化(ashing)的习知的阻剂剥除程序来移除。在另一具体实施例中，触媒点12可利用自组装(self-assembly)程序来形成。“自组装”一词在本文中是用于表示让材料自发组织成规则图案。自组装程序利用所属
众所周知的嵌段共聚物(block copolymers)及技术。举例而言，嵌段共聚物层(图未示)首先藉由旋转涂布在半导体衬底10上方形成。嵌段共聚物层可包括任何能够自组装成更大等级阵列结构的嵌段共聚物。在一项具体实施例中，此嵌段共聚物是PMMS-PS嵌段共聚物。嵌段共聚物一经退火处理，便受纳米尺度相位分离并配置成阵列结构，该阵列结构是由第二聚合物嵌段的基质(matrix)围绕第一聚合物嵌段的周期性球域所组成。接着选择性移除第一聚合物嵌段以在第二聚合物嵌段的基质内本文档来自技高网...

【技术保护点】
一种形成多个电容器的方法，其包含：在半导体衬底上形成多个半导体纳米柱，该多个半导体纳米柱取向为垂直于该半导体结构的顶面；在该半导体衬底及该多个半导体纳米柱的曝露表面上方保形沉积介电材料层；以及在该介电材料层上方形成导电材料层，该导电材料层填充介于该多个半导体纳米柱之间的空间。

【技术特征摘要】
2015.04.22 US 14/692,8811.一种形成多个电容器的方法，其包含：在半导体衬底上形成多个半导体纳米柱，该多个半导体纳米柱取向为垂直于该半导体结构的顶面；在该半导体衬底及该多个半导体纳米柱的曝露表面上方保形沉积介电材料层；以及在该介电材料层上方形成导电材料层，该导电材料层填充介于该多个半导体纳米柱之间的空间。2.如权利要求1所述的方法，其更包含平坦化该导电材料层，使得该导电材料层的顶面与该多个半导体纳米柱的顶面共平面。3.如权利要求2所述的方法，其更包含形成接触该多个半导体纳米柱的多个第一接触结构、及接触该导电材料层的第二接触结构。4.如权利要求3所述的方法，其中，形成该多个第一接触结构及该第二接触结构包含：在该导电材料层、该介电材料层及该多个半导体纳米柱上方形成接触阶介电层；形成延伸穿透该接触阶介电层用以曝露该多个半导体纳米柱的该顶面的多个第一开口、及延伸穿透该接触阶介电层用以曝露该导电材料层的该顶面的第二开口；以及以导电材料填充该多个第一开口及该第二开口。5.如权利要求4所述的方法，其更包含在形成该多个半导体纳米柱前，先在该半导体衬底上形成多个触媒点。6.如权利要求5所述的方法，其中，形成该多个触媒点包含：在该半导体衬底上形成触媒层；以及图案化该触媒层以提供该多个触媒点。7.如权利要求6所述的方法，其中，该触媒层包含金、铝、钛、铟、铁或镍。8.如权利要求7所述的方法，其中，该多个半导体纳米柱是藉由该多个触媒点所引发的气液固程序来形成，使得该多个半导体纳米柱各者的顶面上存在有触媒点，其中，该第一接触结构与该多个触媒点直接接触。9.一种包含多个电容器的半导体结构，该多个电容器包含：多个半导体纳米柱，其存在于半导体衬底的顶面上，并取向为垂直于该半导体衬底的该顶面；保形介电材料层，其存在于该半导体衬底的该顶面的曝露部分上，并围绕该多个半导体纳米柱的侧壁；以及导电材料层，其位于该保形介电材料层上，该导电材料层横向围绕该多个半...

【专利技术属性】
技术研发人员：李偉健，裴成文，王平川，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY