IGBT器件及工艺方法技术

技术编号:13946839 阅读:17 留言:0更新日期:2016-10-30 21:36
本发明专利技术公开了一种IGBT器件,在P型硅衬底中从上至下依次为重掺杂P型层、P型阱、N型掺杂层、N型外延层、N型缓冲层及衬底,衬底作为IGBT器件的集电极;IGBT器件的沟槽型栅极贯穿重掺杂P型层、P型阱、N型掺杂层,底部位于N型外延层中,栅极与硅之间间隔栅氧化层;所述重掺杂P型层中,沟槽型栅极的外围具有重掺杂N型区形成IGBT的发射极。通过优化正面MOS结构,提高靠近发射区一端的电子注入效率,从而优化导通压降,还可减少在每一切换循环的关闭(Turn‑off)能量损耗,具有载流子存储层可在高击穿电压的前提下,进一步缩减晶片面积。本发明专利技术还公开了所述IGBT器件的工艺方法。

IGBT器件及工艺方法

【技术实现步骤摘要】

本专利技术涉及半导体器件制造领域,特别是指一种IGBT器件,本专利技术还涉及所述IGBT器件的工艺方法。
技术介绍
IGBT(Insulated Gate Bipolar Transistor)绝缘栅双极型晶体管,是由BJT(双极型三极管)和MOS(绝缘栅型场效应管)组成的复合全控型电压驱动式功率半导体器件,其开关速度虽较功率MOS低,但远高于BJT,又因是电压控制器件,控制电路简单,稳定性好,兼有MOSFET的高输入阻抗和GTR的低导通压降两方面的优点。具有MOS输入、双极输出功能的MOS、双极相结合的特点,现已成为电力电子领域的新一代主流产品。IGBT作为一种双极型器件,相比MOSFET单极型器件而言,双极型器件在鲁棒性方面设计优化更为关键。一般而言,较高的IGBT阻断电压和较小的尺寸会使Vce(sat)(集-射极间电圧)增加。
技术实现思路
本专利技术所要解决的技术问题是提供一种IGBT器件,具有较导通压降及导通损耗。本专利技术所要解决的另一技术问题在于提供所述的IGBT器件的工艺方法。为解决上述问题,本专利技术所述的IGBT器件,在P型硅衬底中从上至下依次为重掺杂P型层、P型阱、N型掺杂层、N型外延层、N型缓冲层及衬底,衬底作为IGBT器件的集电极;IGBT器件的沟槽型栅极贯穿重掺杂P型层、P型阱、N型掺杂层,底部位于N型外延层中,栅极与硅之间间隔栅氧化层;所述重掺杂P型层中,沟槽型栅极的外围具有重掺杂N型区形成IGBT的发射极。所述的P型阱作为IGBT的沟道区,N型外延层作为IGBT的N型漂移区。为解决上述问题,制造本专利技术所述的IGBT器件的工艺方法,包含如下的工艺步骤:第1步,在P型衬底上形成N型外延层;第2步,在N型外延层中刻蚀形成沟槽;第3步,在外延层中注入形成N型掺杂层;第4步,生长栅氧化层;第5步,沟槽内形成多晶硅栅极;第6步,形成P型阱;第7步,形成重掺杂N型区和重掺杂P型层;第8步,背面注入形成N型缓冲层。进一步地,所述第3步中,采用斜角注入的方式在外延层中注入形成N型掺杂层,注入的浓度为1E15~5E17/CM3。进一步地,所述第4步中,通过热氧化法生成栅氧化层。进一步地,所述第5步中,沟槽内淀积多晶硅,然后进行刻蚀,形成沟槽型的多晶硅栅极。本专利技术所述的IGBT器件,通过优化正面MOS结构,提高靠近发射区一端的电子注入效率,从而优化导通压降,还可减少在每一切换循环的关闭(Turn-off)能量损耗,具有载流子存储层可在高击穿电压的前提下,进一步缩减晶片面积。附图说明图1~8是本专利技术工艺方法各步骤示意图。图9是本专利技术与现有结构的Vce曲线示意图。图10是本专利技术与现有结构的正向压降仿真曲线图。图11是本专利技术工艺步骤流程图。附图标记说明101是P型衬底,102是N型外延层,103是沟槽,104是N型掺杂层,105是栅氧化层,106是多晶硅栅极,107是P型阱,108是重掺杂N型区,109是重掺杂P型区,110是N型缓冲层。具体实施方式本专利技术所述的IGBT器件如图8所示,在P型硅衬底中从上至下依次为重掺杂P型层109、P型阱107、N型掺杂层104、N型外延层102、N型缓冲层110及衬底101,衬底101作为IGBT器件的集电极。IGBT器件的沟槽型栅极贯穿重掺杂P型层109、P型阱107、N型掺杂层104,底部位于N型外延层102中,栅极106与硅之间间隔栅氧化层105。所述重掺杂P型层109中,沟槽型栅极的外围具有重掺杂N型区108形成IGBT的发射极。所述的P型阱107作为IGBT的沟道区,N型外延层102作为IGBT的N型漂移区。本专利技术通过优化正面MOS结构,增加作为载流子存储层的N型掺杂层104,该掺杂层缩短了沟道长度,并增加了空穴载流子流向IGBT发射极的势垒,限制空穴向P阱方向的运动,空穴被存储在N型掺杂区靠近N型外延层一侧,提高靠近发射区一端的电子注入效率,从而优化导通压降。因此,较低的Vce(sat)是本专利技术具有载流子存储层IGBT的主要优点,同时还可减少在每一切换循环的关闭(Turn-off)能量损耗。具有载流子存储层可在高击穿电压的前提下,进一步缩减晶片面积。如图9所示,图中显示在Vce=0V的情况下近表面的电势分布,现有结构在P型阱内电势向发射极一侧单边下降,而本专利技术由于N型掺杂区104的存在,电势先抬升后下降,增加了势垒高度。图10所示的是本专利技术与现有结构的正向压降仿真曲线图,N型掺杂区在P型阱下方形成了一个空穴的积累层,并增加了在导通状态下电子从MOS沟道的注入效率,从而增强了该处的电导调制效应,可以大大减小器件的导通损耗。本专利技术所述的IGBT器件的工艺方法,包含如下的工艺步骤:第1步,在P型衬底101上形成N型外延层102,如图1所示。所述的衬底101为低阻衬底。第2步,如图2所示,在N型外延层102中刻蚀形成沟槽103,该沟槽用于形成栅极。第3步,在外延层102中注入形成N型掺杂层104;采用斜角注入的方式在外延层中注入形成N型掺杂层,注入的浓度为1E15~5E17/CM3。如图3所示。第4步,通过热氧化法生长栅氧化层105。如图4所示。第5步,如图5所示,沟槽内淀积多晶硅,然后进行刻蚀,形成沟槽型的多晶硅栅极106。第6步,离子注入形成P型阱107,如图6所示。第7步,如图7所示,形成重掺杂N型区108和重掺杂P型层109。第8步,背面注入形成N型缓冲层110。器件制作完成。如图8所示。在工艺实现上,由于N型掺杂区位于P型阱底部,常规工艺流程需要高能量注入和长时间热推进,本专利技术在沟槽刻蚀完成后采用斜角注入的方式形成N型掺杂区,节省了工艺成本,同时斜角注入的方式由于沟槽高深宽比的存在,不会影响到沟槽底部的掺杂浓度,从而保证了器件的耐压。以上仅为本专利技术的优选实施例,并不用于限定本专利技术。对于本领域的技术人员来说,本专利技术可以有各种更改和变化。凡在本专利技术的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
一种IGBT器件,其特征在于:在P型硅衬底中从上至下依次为重掺杂P型层、P型阱、N型掺杂层、N型外延层、N型缓冲层及衬底,衬底作为IGBT器件的集电极;IGBT器件的沟槽型栅极贯穿重掺杂P型层、P型阱、N型掺杂层,底部位于N型外延层中,栅极与硅之间间隔栅氧化层;所述重掺杂P型层中,沟槽型栅极的外围具有重掺杂N型区形成IGBT的发射极。

【技术特征摘要】
1.一种IGBT器件,其特征在于:在P型硅衬底中从上至下依次为重掺杂P型层、P型阱、N型掺杂层、N型外延层、N型缓冲层及衬底,衬底作为IGBT器件的集电极;IGBT器件的沟槽型栅极贯穿重掺杂P型层、P型阱、N型掺杂层,底部位于N型外延层中,栅极与硅之间间隔栅氧化层;所述重掺杂P型层中,沟槽型栅极的外围具有重掺杂N型区形成IGBT的发射极。2.如权利要求1所述的IGBT器件,其特征在于:P型阱作为IGBT的沟道区,N型外延层作为IGBT的N型漂移区。3.制造如权利要求1所述的IGBT器件的工艺方法,其特征在于:包含如下的工艺步骤:第1步,在P型衬底上形成N型外延层;第2步,在N型外延...

【专利技术属性】
技术研发人员:石晶
申请(专利权)人:上海华虹宏力半导体制造有限公司
类型:发明
国别省市:上海;31

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