本发明专利技术公开了一种锁相环(PLL)电路。PLL电路包括：检测电路，被配置为检测数字化控制振荡器(DCO)时钟信号与参考时钟信号之间的相位差，并且基于检测的相位差来生成差分信号；数字化差分生成器，耦合至检测电路，并且被配置为基于差分信号来生成控制码；以及DCO，被配置为响应于数字化差分生成器的控制码而生成DCO输出信号；其中检测电路、数字化差分生成器和DCO形成闭合环路并且减小了DCO输出信号与参考时钟信号之间的相位差。还公开了相关的方法和电路。
【技术实现步骤摘要】
本专利技术一般地涉及半导体
，更具体地，涉及锁相环电路及其操作方法。
技术介绍
在先进的高密度半导体制造工艺中，建议减少电容器和电阻器的数量。这样，因为模拟锁相环电路通常需要比数字锁相环(DPLL)电路或全数字锁相环(ADPLL)电路更多的电容器和电阻器，所以采用DPLL或ADPLL电路来代替模拟锁相环电路以用于合适的应用。ADPLL电路可以包括数字相位检测器(也被称为数字相位比较器)，以检测数字化控制振荡器(DCO)信号与参考时钟信号之间的相位差。响应于检测的相位差，数字相位检测器生成调节DCO的控制信号。结果，可以在闭合环路中消除DCO信号与参考时钟信号之间的偏移(skew)。为了实现高精确度，诸如基于时间-数字转换器(TDC)的DPLL电路的一些现有的ADPLL或DPLL电路具有复杂的结构并且通常比PLL电路消耗更多的功率。采用继电器式(bang-bang)相位检测器(BBPD)的PLL电路易于设计并且比基于TDC的PLL电路简单，但是不幸的是，相关应用由于BBPD的较差的抖动性能而受到限制。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种锁相环(PLL)电路，包括：检测电路，被配置为检测数字化控制振荡器(DCO)时钟信号与参考时钟信号之间的相位差，并且基于检测的相位差生成差分信号；数字化差分生成器，耦合至所述检测电路，并且被配置为基于所述差分信号生成控制码；以及DCO，被配置为响应于所述数字化
差分生成器的控制码而生成DCO输出信号；其中，所述检测电路、所述数字化差分生成器和所述DCO形成闭合环路并且减小所述DCO输出信号与所述参考时钟信号之间的相位差。在该PLL电路中，由所述数字化差分生成器引起的延时小于所述参考时钟信号的工作周期。在该PLL电路中，所述差分信号包括信号UP和信号DN，当所述DCO输出信号滞后于所述参考时钟信号时，所述信号UP用于反映所述相位差，并且当所述DCO输出信号超前于所述参考时钟信号时，所述信号DN用于反映所述相位差。在该PLL电路中，所述数字化差分生成器包括UP锁存器链和DN锁存器链，所述UP锁存器链传播所述信号UP的第一脉冲的起始沿直到所述UP锁存器链响应于所述第一脉冲的结束沿而被禁用，所述DN锁存器链传播所述信号DN的第二脉冲的起始沿直到所述DN锁存器链响应于所述第二脉冲的结束沿而被禁用，所述UP锁存器链的锁存器的输出和所述DN锁存器链的锁存器的输出形成所述控制码。在该PLL电路中，由所述UP锁存器链引起的延时小于所述参考时钟信号的工作周期，并且由所述DN锁存器链引起的延时小于所述参考时钟信号的工作周期。在该PLL电路中，所述数字化差分生成器还包括耦合至所述UP锁存器链的UP延迟链和耦合至所述DN锁存器链的DN延迟链。在该PLL电路中，基于所述信号UP和所述信号DN都置位期间的复位延迟来确定由所述UP延迟链引起的延时和由所述DN延迟链引起的延时。在该PLL电路中，当所述UP锁存器链被禁用时，所述UP锁存器链保持UP温度计码，并且当所述DN锁存器链被禁用时，所述DN锁存器链保持DN温度计码。在该PLL电路中，所述数字化差分生成器还包括：UP码转换器，被配置为将所述UP温度计码转换为UP二进制码；和DN码转换器，被配置为将所述DN温度计码转换为DN二进制码。在该PLL电路中，响应于所述参考时钟信号的工作周期的结束，所述UP锁存器链和所述DN锁存器链被复位。该PLL电路还包括：锁存器级，耦合在所述数字化差分生成器与所述DCO之间，其中，当所述锁存器级响应于所述参考时钟信号的工作周期的结束而被禁用时，所述控制码维持在所述锁存器级中。该PLL电路还包括：环路滤波器，耦合在所述数字化差分生成器与所述DCO之间，其中，所述环路滤波器包括：平滑滤波电路，被配置为使所述数字化相位差生成器生成的控制码平滑。在该PLL电路中，所述环路滤波器包括比例积分微分(PID)控制器。该PLL电路还包括：频率检测器，被配置为检测所述DCO输出信号与所述参考时钟信号之间的频率差，并且使所述DCO调节所述DCO输出信号，以减小所述DCO输出信号与所述参考时钟信号之间的频率差。该PLL电路还包括：分频器，耦合在所述DCO与所述检测电路之间。根据本专利技术的另一方面，提供了一种方法，包括：检测DCO输出信号与参考时钟信号之间的相位差，并且基于检测的相位差生成差分信号；基于所述差分信号生成控制码；以及响应于所述控制码生成所述DCO输出信号，其中，所述控制码使所述DCO输出信号被调节，以减小所述DCO输出信号与所述参考时钟信号之间的相位差。在该方法中，由基于所述差分信号生成的控制码引起的延时小于所述参考时钟信号的工作周期。在该方法中，基于所述差分信号生成所述控制码包括：通过锁存器链传播所述差分信号的第一脉冲的起始沿直到所述锁存器链响应于所述第一脉冲的结束沿而被禁用，并且由所述锁存器链引起的延时小于所述参考时钟信号的工作周期。在该方法中，所述锁存器链保持温度计码，并且基于所述差分信号生成所述控制码还包括将所述温度计码转换为二进制码。根据本专利技术的又一方面，提供了一种电路，包括：检测电路，被配置为检测第一时钟信号与第二时钟信号之间的相位差，并且基于检测的相位差生成差分信号；以及数字化差分生成器，耦合至所述检测电路，并且被
配置为基于所述差分信号生成控制码。在该电路中，由所述数字化差分生成器引起的延时小于所述第二时钟信号的工作周期。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1是示出根据本专利技术的一个或多个方面的PLL电路的示图；图2是示出根据本专利技术的一个或多个方面的PFD的操作的时序图；图3是示出根据本专利技术的一个或多个方面的具有数字化相位差生成器的一个实施方式的PLL电路的示图；图4-1是示出根据本专利技术的方面的D型锁存器的内部逻辑和真值表的示图；图4-2是示出根据本专利技术的另一方面的D型锁存器的内部逻辑和真值表的示图；图5是示出根据本专利技术的一个或多个方面的复位单元的示图；图6是示出根据本专利技术一个或多个方面的复位单元、D型触发器和延迟链的操作的时序图；图7是示出根据本专利技术的一个或多个方面的模块的锁存器链和锁存器级的操作的时序图；图8是示出根据本专利技术的一个或多个方面的具有数字化相位差生成器的另一实施方式的PLL电路的示图；图9是示出根据本专利技术的一个或多个方面的图8的模块的操作的时序图；图10是示出根据本专利技术的其他方面的PLL电路的示图；图11是图10中的转换器使用的温度计码至二进制码的示例性转换表；图12是示出根据本专利技术的又一方面的PLL电路的示图；图13是示出根据本专利技术的又一方面的PLL电路的示图；以及图14是示出根据本专利技术的又一方面的PLL电路的示图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现本专利技术的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的本文档来自技高网...
【技术保护点】
一种锁相环(PLL)电路，包括：检测电路，被配置为检测数字化控制振荡器(DCO)时钟信号与参考时钟信号之间的相位差，并且基于检测的相位差生成差分信号；数字化差分生成器，耦合至所述检测电路，并且被配置为基于所述差分信号生成控制码；以及DCO，被配置为响应于所述数字化差分生成器的控制码而生成DCO输出信号；其中，所述检测电路、所述数字化差分生成器和所述DCO形成闭合环路并且减小所述DCO输出信号与所述参考时钟信号之间的相位差。
【技术特征摘要】
2015.04.17 US 14/690,0851.一种锁相环(PLL)电路，包括：检测电路，被配置为检测数字化控制振荡器(DCO)时钟信号与参考时钟信号之间的相位差，并且基于检测的相位差生成差分信号；数字化差分生成器，耦合至所述检测电路，并且被配置为基于所述差分信号生成控制码；以及DCO，被配置为响应于所述数字化差分生成器的控制码而生成DCO输出信号；其中，所述检测电路、所述数字化差分生成器和所述DCO形成闭合环路并且减小所述DCO输出信号与所述参考时钟信号之间的相位差。2.根据权利要求1所述的PLL电路，其中，由所述数字化差分生成器引起的延时小于所述参考时钟信号的工作周期。3.根据权利要求1所述的PLL电路，其中，所述差分信号包括信号UP和信号DN，当所述DCO输出信号滞后于所述参考时钟信号时，所述信号UP用于反映所述相位差，并且当所述DCO输出信号超前于所述参考时钟信号时，所述信号DN用于反映所述相位差。4.根据权利要求3所述的PLL电路，其中，所述数字化差分生成器包括UP锁存器链和DN锁存器链，所述UP锁存器链传播所述信号UP的第一脉冲的起始沿直到所述UP锁存器链响应于所述第一脉冲的结束沿而被禁用，所述DN锁存器链传播所述信号DN的第二脉冲的起始沿直到所述DN锁存器链响应于所述第二脉冲的结束沿而被禁用，所...
【专利技术属性】
技术研发人员：刘智民，张秦豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。