写辅助SRAM电路及操作方法技术

说明了用于SRAM集成电路的基于晶闸管的两晶体管存储器单元连同操作方法。存储器单元可以在MOS与双极型选择晶体管的不同组合中或者在没有选择晶体管的情况下实施，晶闸管在具有浅槽隔离的半导体衬底中。标准CMOS工艺技术可以用于制造该SRAM。

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉参考本专利申请是于2015年1月27日提交的题为“Two-Transistor SRAM Circuits and Methods of Operation”的美国专利申请No.14/607,023的继续申请；它是2015年1月6日提交的题为“Cross-Coupled Thyristor SRAM Circuits and Methods of Operation”的美国专利申请No.14/590,834的继续申请。其涉及同一日期提交的题为“Six-Transistor SRAM Circuits and Methods of Operation”的美国专利申请No.14/740,209，它们每一个都要求于2014年9月25日提交的美国临时专利申请No.62/055,582的优先权，其连同本申请中引用的全部其他参考文献一起并入本文中。
本专利技术涉及具有存储器功能的集成电路器件，具体而言，涉及静态随即存取存储器(SRAM)器件。
技术介绍
从1950年代末专利技术集成电路以来，电路设计一直在不断发展，特别是对于集成器件，与开发半导体技术是一致的。早期的技术是双极技术，与后来的集成电路技术相比，其占用了半导体衬底表面上的大量空间，并需要大量的电流而由此产生高功耗。稍后的场效应技术，特别是MOS(金属氧化物半导体)技术，使用晶体管，与它们的双极型对手相比小得多，具有较低电流，因而具有低功耗。CMOS(互补MOS)技术更进一步降低了集成电路中的电流和功耗。目前几乎所有大规模集成电路已经转向了互补金属氧化物半导体(CMOS)技术。用于半导体存储器的双极技术已经研究多年了。但这项研究通常集中在单个存储器单元，并已在得到存储器单元可以是阵列的一部分的结论后停止。双极存储器单元阵列的进一步研究和开发已受阻于CMOS存储器单元比任何双极存储器单元占用空间少和消耗更少的功率，且任何双极存储器单元阵列都一定不如CMOS阵列的长期信念。近年来的进展依赖于半导体加工技术的不断尺寸收缩，从而为了更大的电路密度和更高的运行速度而缩小了存储器单元的尺寸。以CMOS技术实施的一个集成电路是SRAM，在其存储器单元中采用双稳态锁存电路的电路，只要将电源施加到单元，就能够使SRAM存储器单元保持在逻辑“1”或逻辑“0”状态。两个交叉耦合的反相器已使用了几十年，其中的每一个都包括有源晶体管和互补负载晶体管，及两个选择晶体管，形成六晶体管CMOS SRAM单元。当前使用的许多集成电路需要结合CMOS逻辑电路和芯片上的高性能存储器。现代高性能处理器和片上系统(SoC)应用程序需要更多的片上存储器，以满足性能和吞吐量的要求。例如，一个集成电路可以包括在芯片上作为缓存的32MB的CMOS SRAM。由于0.9伏的VDD和每存储器单元25毫微安的漏电流，这样的电路仅存储器阵列就消耗7安培，还不考虑芯片的逻辑部分的功率消耗。此外，由于这种电路的大小借助用于制造电路的工艺技术的不断缩小而收缩，存储器单元的稳定性和功耗已经成为工艺成本和电路复杂度的限制因素之一，使得这些芯片的设计者不愿意使用最新的工艺技术。这种设备中的CMOS SRAM通常具有200皮秒数量级的存取时间，标准偏差为30皮秒。因而为了获得6-σ西格玛可靠性，6x 30皮秒的额外容限是必要的，导致了允许380皮秒来访问存储器单元的要求。在此类器件中使用更快的双极技术通常受限于SRAM存储器中的驱动电路，即使使用时，也使用更为复杂的双极CMOS(BiCMOS)制造工艺，需要额外的热循环，使MOS器件的制造更加困难和昂贵。但随着半导体工艺缩小到纳米级的一代，相比于同等大小双极晶体管电流，通过MOS晶体管的漏电流和有功电流特别容易受到很大的变化。预测表明，由于增大的封装密度和电流的统计偏差，未来CMOS SRAM器件的操作存在问题。希望找到可替换的方法。本专利技术提供了一种SRAM存储器单元，其基于晶闸管，它是一种形式的双极技术，往往由两个耦合的双极型晶体管来代表。存储器单元非常适于许多变化，由此产生的SRAM集成电路可以设计用于高速运行，或者如果需要更少功率的低速运行，或者甚至更高的集成，如果需要紧凑封装的SRAM集成电路。此外，SRAM存储器单元可以借助传统CMOS技术制造，避免了新技术的开发成本。
技术实现思路
在具有至少一个逻辑电路的集成电路中，逻辑电路运行在逻辑电路电压范围内且连接到由多对互补位线和字线互连的排列在衬底上的阵列中的多个存储器单元，本专利技术提供了每一个存储器单元，包括一对交叉耦合的晶闸管；一对双极型晶体管，每一个双极型晶体管分别具有连接到字线的基极区，连接到一个晶闸管的发射极区和连接到互补位线对中的一个的集电极区；及容纳交叉耦合晶闸管对的电隔离桶，所述桶在衬底中且电偏置，以使得在逻辑电路电压范围内的字线上的电压开和关双极型晶体管对，以将交叉耦合晶闸管与互补位线对连接和断开。形成一对交叉耦合双极型晶体管以构成上述的晶闸管的过程包括步骤，形成绝缘材料的环形区，延伸到第一导电类型的半导体衬底的上表面中，以在衬底上限定桶，及引入相反导电类型的掺杂剂以在桶的底部形成埋层。然后将第一导电类型掺杂剂注入到所述桶内，形成延伸到埋层的深阱区。接下来注入相反导电型掺杂剂以形成浅阱。然后在集成电路上的其他位置用于形成场效应晶体管的栅极的同一过程中，在桶上形成两个栅极且用作掩膜以将掺杂剂注入到桶中，形成用于交叉耦合双极型晶体管对的发射极和集电极。最后，将电连接提供给每一对交叉耦合双极型晶体管，但不提供给栅极电极。所得到的半导体结构提供了第一类型和相反类型双极型晶体管的交叉耦合对，其中，环形绝缘区延伸到衬底中以包围衬底的上表面的第一部分，与第一导电类型相反导电类型的埋层布置在上表面的第一部分下的衬底中。第一导电类型的连接区延伸到埋层以将电连接提供给它。在桶内部，相反导电类型的浅阱区在上表面比第一部分小的第二部分中从上表面延伸到衬底中。第一导电类型的基极触点在上表面的第一部分外延伸到桶中。在浅阱区上提供虚拟场效应晶体管栅极，以实现与栅极相邻的发射极区和集电极区的自对准注入。在该结构中，埋层提供第一类型双极型晶体管的发射极，并耦合到第一电源。与栅极一侧相邻的第一导电类型区提供了相反类型双极型晶体管的发射极区，并耦合到第二电源。桶在浅阱下面的部分提供第一类型双极型晶体管的基极和相反类型双极型晶体管的集电极，浅阱提供了相反类型双极型晶体管的基极和第一类型双极型晶体管的集电极。在考虑了以下的详细说明和附图后，本专利技术的其他目的、特征和优点会变得显而易见，在附图中，相似的参考标记在全部附图中表示相似的特征。附图说明本文中常常在不同附图中使用相同的参考标记，其中，编号的元件起到相同或相似的功能，并帮助读者理解所述的主题。图1A是晶闸管的电路图；及图1B显示了形成存储器单元的交叉耦合晶闸管的电路图。图2例示了SRAM存储器单元的阵列。图3A是具有双极型选择晶体管的交叉耦合晶闸管存储器单元的电路图；及图3B是具有MOS选择晶体管的存储器单元的电路图。图4A是没有选择晶体管的交叉耦合存储器单元的电路图；图4B例示了图4A的存储器单元的交叉点阵列，具有用于写操作的位线和字线上的电压；及图4C例示了图4A本文档来自技高网...

【技术保护点】
在具有由多条位线和字线互连的存储器单元的阵列的集成电路中，每一个存储器单元都包括：至少一个晶闸管，所述至少一个晶闸管具有第一半导体端子区和第二半导体端子区以及第一中间半导体区和第二中间半导体区，所述第一端子区连接到位线或字线，并且所述第二端子区连接到所述字线或所述位线，第一中间区邻接所述第一端子区，并且所述第二中间区邻接所述第一中间区和所述第二端子区，所述端子区和所述中间区具有交替的极性；MOSFET晶体管，所述MOSFET晶体管具有：连接到控制线的栅极端子；连接到所述晶闸管的第一端子区或者是所述晶闸管的第一端子区的部分的第一源极/漏极区；和连接到与所述晶闸管的第一端子区不邻接的中间区或者是与所述晶闸管的第一端子区不邻接的所述中间区的部分的第二源极/漏极区；其中，所述MOSFET晶体管提供电路径，用于对所述晶闸管区进行充电和放电，以加快所述存储器单元的写操作。

【技术特征摘要】
【国外来华专利技术】2014.09.25 US 62/055,582;2015.01.06 US 14/590,834;1.在具有由多条位线和字线互连的存储器单元的阵列的集成电路中，每一个存储器单元都包括：至少一个晶闸管，所述至少一个晶闸管具有第一半导体端子区和第二半导体端子区以及第一中间半导体区和第二中间半导体区，所述第一端子区连接到位线或字线，并且所述第二端子区连接到所述字线或所述位线，第一中间区邻接所述第一端子区，并且所述第二中间区邻接所述第一中间区和所述第二端子区，所述端子区和所述中间区具有交替的极性；MOSFET晶体管，所述MOSFET晶体管具有：连接到控制线的栅极端子；连接到所述晶闸管的第一端子区或者是所述晶闸管的第一端子区的部分的第一源极/漏极区；和连接到与所述晶闸管的第一端子区不邻接的中间区或者是与所述晶闸管的第一端子区不邻接的所述中间区的部分的第二源极/漏极区；其中，所述MOSFET晶体管提供电路径，用于对所述晶闸管区进行充电和放电，以加快所述存储器单元的写操作。2.根据权利要求1所述的存储器单元，其中，所述多条位线包括多个互补位线对，并且其中，所述存储器单元进一步包括：第二晶闸管，所述第二晶闸管具有第一半导体端子区和第二半导体端子区以及第一中间半导体区和第二中间半导体区，所述第一端子区连接到互补位线或字线，并且所述第二端子区连接到字线或所述互补位线，第一中间区邻接所述第一端子区，并且所述第二中间区邻接所述第一中间区和所述第二端子区，所述端子和中间区具有交替的极性，所述第一中间区连接到所述第一晶闸管的第二中间区，并且所述第二中间区连接到所述第一晶闸管的第一中间区，以使得所述第一晶闸管和所述第二晶闸管交叉耦合；第二MOSFET晶体管，所述第二MOSFET晶体管具有：连接到控制线的栅极端子；连接到所述第二晶闸管的第一端子区或者是所述第二晶闸管的第一端子区的部分的第一源极/漏极区；和连接到与所述第二晶闸管的第一端子区不邻接的中间区或者是与所述第二晶闸管的第一端子区不邻接的所述中间区的部分的第二源极/漏极区；其中，所述第二MOSFET晶体管提供电路径，用于充电和放电所述第一晶闸管区和所述第二晶闸管区，以加快所述存储器单元的写操作。3.根据权利要求2所述的存储器单元，其中，两个晶闸管的第一端子区包括阳极，并且两个晶闸管的第二端子区包括阴极，所述第一晶闸管的阳极连接到互补位线对中的一条位线，所述第二晶闸管的阳极连接到所述互补位线对中的另一条位线，并且所述第一晶闸管和第二晶闸管的阴极连接到所述字线。4.根据权利要求3所述的存储器单元，其中，所述第一MOSFET晶体管和第二MOSFET晶体管包括PMOS晶体管。5.根据权利要求4所述的存储器单元，进一步包括：第一电容器，所述第一电容器连接在所述第一晶闸管的第一中间区与所述控制线之间；以及第二电容器，所述第二电容器连接在所述第二晶闸管的第一中间区与所述控制线之间。6.根据权利要求1所述的存储器单元，其中，所述至少一个晶闸管由55nm或更精细的临界尺寸来限定。7.根据权利要求2所述的存储器单元，其中，两个晶闸管的第一端子区包括阳极，并且两个晶闸管的第二端子区包括阴极，所述第一晶闸管和所述第二晶闸管的阳极连接到所述字线，所述第一晶闸管的阴极连接到互补位线对中的一条位线，并且所述第二晶闸管的阴极连接到所述互补位线对中的另一条位线。8.根据权利要求7所述的存储器单元，其中，所述第一MOSFET晶体管和第二MOSFET晶体管包括PMOS晶体管。9.根据权利要求1所述的存储器单元，其中，所述至少一个晶闸管的第一端子区包括阳极，并且所述至少一个晶闸管的第二端子区包括阴极，所述阳极连接到所述位线，并且所述阴极连接到所述字线。10.根据权利要求9所述的存储器单元，其中，所述MOSFET晶体管包括PMOS晶体管。11.根据权利要求9所述的存储器单元，进一步包括：第二MOSFET晶体管，所述第二MOSFET晶体管具有：连接到第二控制线的栅极端子；连接到所述晶闸管的第二端子区或者是所述晶闸管的第二端子区的部分的第一源极/漏极区；和连接到与所述晶闸管的第二端子区不邻接的中间区或者是所述晶闸管的第二端子区不邻接的所述中间区的部分的第二源极/漏极区。12.根据权利要求11所述的存储器单元，其中，所述第二MOSFET晶体管包括NMOS...

【专利技术属性】
技术研发人员：H·栾，B·贝特曼，V·阿克赛尔拉德，C·程，C·谢瓦利尔，
申请(专利权)人：克劳帕斯科技有限公司，
类型：发明
国别省市：美国;US