3D全局像素单元及其制备方法技术

技术编号:13921669 阅读:80 留言:0更新日期:2016-10-27 22:21
本发明专利技术提供了一种3D全局像素单元及其制备方法,包括竖直方向上排布的感光区域与10T信号存储与读出区域;通过第一电介质层和第二电介质层的连接、第一直接连接结构与第二直接连接结构的连接来实现感光二极管与信号存储与读出电路的互连;通过第一、第二、第三和第四开关管按照一定的时序,将复位开关与传输管分别存储于第一、第二采样电容上,最终实现将曝光时间内获取的信号电压存储于像素单元内一段时间再读出,从而实现整个像素单元阵列的全局快门曝光;本发明专利技术可以实现10T信号存储与读出电路与感光二极管的垂直互连,不仅提高了外界与感光二极管的光通路,改善了信号存储电容的光隔离度,而且减小了像素单元所占用的芯片面积。

【技术实现步骤摘要】

本专利技术涉及半导体图像感测
,具体涉及一种3D全局像素单元及其制备方法
技术介绍
传统的全局快门像素技术主要用于CCD图像传感器。由于CMOS图像传感器的不断普及,且由于机器视觉、电影制作、工业、汽车和扫描应用要求必须以高图像品质捕捉快速移动的物体,各大图像传感器厂商已经致力于克服在CMOS图像传感器上使用全局快门像素技术的相关传统障碍。在这种努力下,所提供的全局快门像素技术具有更小的像素尺寸、更大的填充系数、更低的暗电流和更低的噪声,使得CMOS图像传感器在更多应用中成为CCD传感器的可行替代方案。常规的CMOS图像传感器的全局像素单元中,感光二极管和信号存储及读出电路单元器件均做在同一平面内。存储单元需要占用较大的面积来制作存储信号的电容,因此全局像元的面积始终难以减小,填充系数始终较小。并且,感光单元、存储电容和读出电路三者之间容易互相干扰。
技术实现思路
为了克服以上问题,本专利技术旨在提供一种3D结构的全局像素单元及其制备方法,采用背照工艺和3D结构,在不同层面制作立体单元结构,可以实现信号读出电路与感光二极管的垂直互连。为了达到上述目的,本专利技术提供了一种3D全局像素单元,其特征在于,至少包括位于第一硅衬底层(06)的感光区域和位于第二硅衬底层(15)的10T信号存储与读出电路区域,其特征在于,所述感光区域与所述10T信号存储与读出电路区域在竖直方向上排布;其中,所述感光区域包括:所述第一硅衬底层(06)背面从下往上依次设置的抗反射涂层(07)、色彩过滤层(08)以及微透镜(09);所述第一硅衬底层(06)正面从上往下依次设置的感光二极管(05)和第一电介质层(01),在所述感光二极管(05)两侧设置有填充有电介质的隔离沟槽(04);所述第一电介质层(01)中具有第一通孔(03)和第一直接连接结构(02),所述第一通孔(03)的一端连接所述感光二极管(05),另一端连接第一直接连接结构(02);所述第一直接连接结构(02)和所述第一通孔(03)内沉积有金属,所述第一直接连接结构(02)的金属底部表面与所述第一电介质(06)层底部表面齐平;所述10T信号存储与读出电路单元区域包括:所述第二硅衬底层(15)背面从下向上依次设置的第三电介质层(14)、光遮挡层(13)、以及第二电介质层(12);所述第二硅衬底层(15)的正面从上向下依次设置的10T信号存储与读出电路(18)、位于10T信号存储与读出电路(18)下方的第四电介质层(19)以及位于第四电介质层(19)下方的金属层(M);其中,第二通孔(11)顶部连接有第二直接连接结构(10),第二通孔(11)穿过第二电介质层(12)、光遮挡层(13)、第三电介质层(14)、第二硅衬底(15),所述第二通孔(11)侧壁具有第五电介质层(17);第二通孔(11)的一端与所述第二直接连接结构(10)相连接,另一端与所述10T信号存储与读出电路(18)相连接;所述第二直接连接结构(10)和所述第二通孔(03)内沉积有金属,且所述第二直接连接结构(10)的金属顶部表面与所述第二电介质层(12)顶部表面齐平;所述第四电介质层(19)用于所述10T信号存储与读出电路(18)与所述金属层(M)之间的隔离;所述10T信号存储与读出电路(18)通过接触孔(CT)与所述金属层(M)实现互连;所述第二直接连接结构(10)与所述第一直接连接结构(02)相连接,所述第一电介质层(01)与所述第二电介质层(12)相连接;其中,所述10T信号存储与读出电路包括:复位开关,第一采样电容,第二采样电容,传输管,第一源跟随器,预充电管,第一开关管,第二开关管,第三开关管,第四开关管,第二源跟随器,行选择器;所述复位开关的漏极接复位电压,所述复位开关的栅极接像素输入端,所述复位开关的源极接传输管的源极,所述传输管的漏极与钉扎光电二极管的阴极相连,所述传输管的栅极与像素单元输入端相连;第一源跟随器的漏极接VDD,所述第一源跟随器的源极与充电器的漏极相连,所述充电器的源极接地,所述充电器的栅极接像素输入端;所述第一源跟随器的源极以及所述预充电管的漏极与所述第一开关管的漏极、所述第二开关管的漏极相连,所述第一开关管的源极与所述第一采样电容的漏极、所述第三开关管的漏极相连,所述第二开关管的源极与所述第一采样电容和所述第四开关管相连,所述第四开关管的源极与所述第三开关管的源极以及所述第二源跟随器的栅极相连,所述第二源跟随器的源极与所述行选择器的漏极相连;所述预充电管的栅极为像素单元输入端,所述第一开关管、所述第二开关管、所述第三开关管和所述第四开关管的栅极分别与像素单元输入端相连,所述第一采样电容的另一端以及所述第二采样电容的另一端接地;所述第二源跟随器的漏极与VDD相连,所述行选择器的栅极为像素单元输入端,所述行选择器的源极作为整个像素单元的输出端。优选地,所述第一电介质层和所述第二电介质层的材料均为绝缘材料。优选地,所述第一电介质层和所述第二电介质层的材料为氧化硅。优选地,所述硅衬底的材料为单晶硅。为了达到上述目的,本专利技术还提供了一种上述的3D全局像素单元的制备方法,其包括所述感光单元区域的制备过程、所述10T信号存储与读出电路区域的制备过程、以及连接过程;其中,所述感光区域的制备过程包括:步骤101:在所述第一硅衬底层正面沉积第一电介质层;然后,在所述第一电介质层中制备所述第一直接连接结构和所述第一通孔;步骤102:对所述第一硅衬底层背面进行减薄;步骤103:向所述第一硅衬底层背面中进行离子注入来制备所述感光二极管,使得所述感光二极管与所述第一通孔相连接;并且,在所述感光二极管周围制备出所述隔离沟槽,并且在所述隔离沟槽内填充电介质;步骤104:在完成所述步骤103的所述第一硅衬底层背面沉积抗反射涂层,然后,在所述抗反射涂层上依次形成所述色彩过滤层和所述微透镜;所述10T信号存储与读出电路区域的制备过程包括:步骤201:在所述第二硅衬底层正面形成所述10信号存储与读出电路,并且在所述10T信号存储与读出电路的表面形成第四电介质层,然后,在所述第四电介质层中形成所述接触孔,在所述第四电介质层和所述接触孔表面形成所述金属层;步骤202:对所述第二硅衬底层背面进行减薄;步骤203:在所述第二硅衬底层背面依次形成所述第三电介质层、所述光遮挡层和所述第二电介质层;步骤204:在所述10T信号存储与读出电路、所述第二硅衬底层、所述第三电介质层、所述光遮挡层和所述第二电介质层中形成第二通孔;步骤205:在所述第二通孔侧壁形成所述第五电介质层,并且在所述第二通孔中填充金属;步骤206:在所述第二电介质层中制备所述第二直接连接结构,并在所述第二直接连接结构中填充金属;所述连接过程包括:将所述感光二极管的第一直接连接结构与所述10T信号存储与读出电路区域的第二直接连接结构相连接,并且将所述感光区域的第一电介质层与所述10T信号存储与读出电路区域的所述第二电介质层相连接;其中,所述10T信号存储与读出电路包括:复位开关,第一采样电容,第二采样电容,传输管,第一源跟随器,预充电管,第一开关管,第二开关管,第三开关管,第四开关管,第二源跟随器,行选择器;所述复位开关的漏极接复位电压,所述复位开关的栅极接像素本文档来自技高网...

【技术保护点】
一种3D全局像素单元,其特征在于,至少包括位于第一硅衬底层(06)的感光区域和位于第二硅衬底层(15)的10T信号存储与读出电路区域,其特征在于,所述感光区域与所述10T信号存储与读出电路区域在竖直方向上排布;其中,所述感光区域包括:所述第一硅衬底层(06)背面从下往上依次设置的抗反射涂层(07)、色彩过滤层(08)以及微透镜(09);所述第一硅衬底层(06)正面从上往下依次设置的感光二极管(05)和第一电介质层(01),在所述感光二极管(05)两侧设置有填充有电介质的隔离沟槽(04);所述第一电介质层(01)中具有第一通孔(03)和第一直接连接结构(02),所述第一通孔(03)的一端连接所述感光二极管(05),另一端连接第一直接连接结构(02);所述第一直接连接结构(02)和所述第一通孔(03)内沉积有金属,所述第一直接连接结构(02)的金属底部表面与所述第一电介质层(06)底部表面齐平;所述10T信号存储与读出电路单元区域包括:所述第二硅衬底层(15)背面从下向上依次设置的第三电介质层(14)、光遮挡层(13)、以及第二电介质层(12);所述第二硅衬底层(15)的正面从上向下依次设置的10T信号存储与读出电路(18)、位于10T信号存储与读出电路(18)下方的第四电介质层(19)以及位于第四电介质层(19)下方的金属层(M);其中,第二通孔(11)穿过第二电介质层(12)、光遮挡层(13)、第三电介质层(14)、第二硅衬底(15),所述第二通孔(11)侧壁具有第五电介质层(17);第二通孔(11)顶部连接有第二直接连接结构(10);第二通孔(11)的一端与所述第二直接连接结构(10)相连接,另一端与所述10T信号存储与读出电路(18)相连接;所述第二直接连接结构(10)和所述第二通孔(03)内沉积有金属,且所述第二直接连接结构(10)的金属顶部表面与所述第二电介质层(12)顶部表面齐平;所述第四电介质层(19)用于所述10T信号存储与读出电路(18)与所述金属层(M)之间的隔离;所述10T信号存储与读出电路(18)通过接触孔(CT)与所述金属层(M)实现互连;所述第二直接连接结构(10)与所述第一直接连接结构(02)相连接,所述第一电介质层(01)与所述第二电介质层(12)相连接;其中,所述10T信号存储与读出电路包括:复位开关,第一采样电容,第二采样电容,传输管,第一源跟随器,预充电管,第一开关管,第二开关管,第三开关管,第四开关管,第二源跟随器,行选择器;所述复位开关的漏极接复位电压,所述复位开关的栅极接像素输入端,所述复位开关的源极接传输管的源极,所述传输管的漏极与钉扎光电二极管的阴极相连,所述传输管的栅极与像素单元输入端相连;第一源跟随器的漏极接VDD,所述第一源跟随器的源极与充电器的漏极相连,所述充电器的源极接地,所述充电器的栅极接像素输入端;所述第一源跟随器的源极以及所述预充电管的漏极与所述第一开关管的漏极、所述第二开关管的漏极相连,所述第一开关管的源极与所述第一采样电容的漏极、所述第三开关管的漏极相连,所述第二开关管的源极与所述第一采样电容和所述第四开关管相连,所述第四开关管的源极与所述第三开关管的源极以及所述第二源跟随器的栅极相连,所述第二源跟随器的源极与所述行选择器的漏极相连;所述预充电管的栅极为像素单元输入端,所述第一开关管、所述第二开关管、所述第三开关管和所述第四开关管的栅极分别与像素单元输入端相连,所述第一采样电容的另一端以及所述第二采样电容的另一端接地;所述第二源跟随器的漏极与VDD相连,所述行选择器的栅极为像素单元输入端,所述行选择器的源极作为整个像素单元的输出端。...

【技术特征摘要】
1.一种3D全局像素单元,其特征在于,至少包括位于第一硅衬底层(06)的感光区域和位于第二硅衬底层(15)的10T信号存储与读出电路区域,其特征在于,所述感光区域与所述10T信号存储与读出电路区域在竖直方向上排布;其中,所述感光区域包括:所述第一硅衬底层(06)背面从下往上依次设置的抗反射涂层(07)、色彩过滤层(08)以及微透镜(09);所述第一硅衬底层(06)正面从上往下依次设置的感光二极管(05)和第一电介质层(01),在所述感光二极管(05)两侧设置有填充有电介质的隔离沟槽(04);所述第一电介质层(01)中具有第一通孔(03)和第一直接连接结构(02),所述第一通孔(03)的一端连接所述感光二极管(05),另一端连接第一直接连接结构(02);所述第一直接连接结构(02)和所述第一通孔(03)内沉积有金属,所述第一直接连接结构(02)的金属底部表面与所述第一电介质层(06)底部表面齐平;所述10T信号存储与读出电路单元区域包括:所述第二硅衬底层(15)背面从下向上依次设置的第三电介质层(14)、光遮挡层(13)、以及第二电介质层(12);所述第二硅衬底层(15)的正面从上向下依次设置的10T信号存储与读出电路(18)、位于10T信号存储与读出电路(18)下方的第四电介质层(19)以及位于第四电介质层(19)下方的金属层(M);其中,第二通孔(11)穿过第二电介质层(12)、光遮挡层(13)、第三电介质层(14)、第二硅衬底(15),所述第二通孔(11)侧壁具有第五电介质层(17);第二通孔(11)顶部连接有第二直接连接结构(10);第二通孔(11)的一端与所述第二直接连接结构(10)相连接,另一端与所述10T信号存储与读出电路(18)相连接;所述第二直接连接结构(10)和所述第二通孔(03)内沉积有金属,且所述第二直接连接结构(10)的金属顶部表面与所述第二电介质层(12)顶部表面齐平;所述第四电介质层(19)用于所述10T信号存储与读出电路(18)与所述金属层(M)之间的隔离;所述10T信号存储与读出电路(18)通过接触孔(CT)与所述金属层(M)实现互连;所述第二直接连接结构(10)与所述第一直接连接结构(02)相连接,所述第一电介质层(01)与所述第二电介质层(12)相连接;其中,所述10T信号存储与读出电路包括:复位开关,第一采样电容,第二采样电容,传输管,第一源跟随器,预充电管,第一开关管,第二开关管,第三开关管,第四开关管,第二源跟随器,行选择器;所述复位开关的漏极接复位电压,所述复位开关的栅极接像素输入端,所述复位开关的源极接传输管的源极,所述传输管的漏极与钉扎光电二极管的阴极相连,所述传输管的栅极与像素单元输入端相连;第一源跟随器的漏极接VDD,所述第一源跟随器的源极与充电器的漏极相连,所述充电器的源极接地,所述充电器的栅极接像素输入端;所述第一源跟随器的源极以及所述预充电管的漏极与所述第一开关管的漏极、所述第二开关管的漏极相连,所述第一开关管的源极与所述第一采样电容的漏极、所述第三开关管的漏极相连,所述第二开关管的源极与所述第一采样电容和所述第四开关管相连,所述第四开关管的源极与所述第三开关管的源极以及所述第二源跟随器的栅极相连,所述第二源跟随器的源极与所述行选择器的漏极相连;所述预充电管的栅极为像素单元输入端,所述第一开关管、所述第二开关管、所述第三开关管和所述第四开关管的栅极分别与像素单元输入端相连,所述第一采样电容的另一端以及所述第二采样电容的另一端接地;所述第二源跟随器的漏极与VDD相连,所述行选择器的栅极为像素单元输入端,所述行选择器的源极作为整个像素单元的输出端。2.根据权利要求1所述的3D全局像素单元,其特征在于,所述第一电介质层和所述第二电介质层的材料均为绝缘材料。3.根据权利要求2所述的3D全局像素单元,其特征在于,所述第一电介质层和所述第二电介质层的材料为氧化硅。4.根据权利要求1所述的3D全局像素单元,其特征在于,所述硅衬底的材料为单晶硅。5.一种权利要求1所述...

【专利技术属性】
技术研发人员:赵宇航
申请(专利权)人:上海集成电路研发中心有限公司成都微光集电科技有限公司
类型:发明
国别省市:上海;31

网友询问留言 已有0条评论
  • 还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。

1