基于延迟链结构的时域放大器制造技术

技术编号:13910767 阅读:32 留言:0更新日期:2016-10-27 02:19
本发明专利技术公开了一种基于延迟链结构的时域放大器,该时域放大器包括时间采样保持单元、时间放大单元、触发器和异或门,其中:时间采样保持单元,由使能高电平信号触发,用于实现对输入脉冲信号Tin的采样和保持;时间放大单元,用于对采样的和保持的输入脉冲信号Tin进行线性放大;触发器,由输入脉冲信号Tin的下降沿触发;异或门,用于对时间放大单元输出与触发器的输出进行异或逻辑运算,将高电平转为低电平,实现输入脉冲信号Tin的M倍放大。本发明专利技术所提供的基于延迟链结构的时域放大器可以实现线性、精确和可以动态设定的时间放大增益值。其应用在TDC中,可使得TDC的转换速率获得提高。

基于延迟链结构的时域放大器

【技术实现步骤摘要】

本专利技术有关一种基于延迟链结构的时域放大器(time amplifier),特别是一种适用于时间-数字转换器(TDC)的时域放大器。
技术介绍
模拟、混合信号电路的数字化实现趋势(例如全数字锁相环ADPLLs和时域模数转换器ADCs)使得时域至数字域转换器(TDC)变得越来越重要。如图1所示,图1为传统PLL与全数字PLL、ADC与时域ADC的结构框图对比。在ADPLL中,TDC和数字环路滤波器(DLF)取代了传统的模拟电路(电荷泵和环路滤波器)。然而,为了最小化数字锁相环的输出时钟抖动,需要提高TDC的精度。另一方面,为了最大化数字锁相环的输入频率范围,需要提高TDC的输入时间范围。为此,学者们利用先进的CMOS集成电路技术,发展了大量的TDC技术。当前的CMOS TDC技术主要基于门延迟单元,受益于CMOS工艺特征尺寸减小,门延迟单元的延迟时间相应减小,这有利于TDC时间精度的提高。延时链TDC是最早、也是最广为应用的定制TDC结构,其工作原理和结构与传统电压模式快闪型模数转换器ADC相似。它由门延迟单元级联、寄存器和温度计编码器组成。这种结构的优点是结构简单、可以用数字逻辑门实现,特别是时间数字转换速率是所有定制TDC结构中最快的,但是它的时间精度受限于门延迟时间,同时它的时间量程范围小,为增加其时间量程范围往往导致延迟单元的数量呈线性增加,从而增加芯片面积和功耗,此外,也减小了时间数字转换速率。为了解决上述问题,采用门延迟单元来实现低于单个门延迟的时间分辨率,学者们提出了游标型TDC结构,这种TDC包含了两条各有相同个数延迟单元的延迟线,通过使两条延迟线中门延迟单元的延迟时间td1和td2存在细微的时间差,即可实现精度为△=td1-td2的时间间隔测量,因此,理论上通过调整两条延迟线延迟单元的时间差,可以测量到无限小的时间精度。2000年,D.Piotr等人设计了一款游标型TDC,其最高分辨率可达5ps。但是,游标型TDC对时间精度的提高也不是无限提高的,实际提高倍数限制在4-10倍。同时,延迟链TDC中的限制因素(比如时间量程范围,延迟单元的不匹配误差导致的线性度差)在游标型TDC中更加严重,在相同时间量程范围内其转换速率也低于延迟链TDC。尽管可以采用校准技术补偿这些误差,但是校准技术复杂且需要依据系统结构而定。近年来,为了在提高TDC时间精度的同时,提高其转换速率,时间放大器思想应运而生,基于时间放大器,可以对时间间隔进行“粗量化-放大-细量化”,仅仅使用粗糙的量化器便能得到较高的时间分辨率。为此,有研究者提出了不同类型的时域放大器。在文献[Time difference amplifier]和[A 9b,1.25ps resolution coarse-fine time-to-digital converter in 90nm CMOS that amplifies a time residue]中,时域放大器通过采用输入时变延迟的SR锁存器来实现,如图2所示,SR锁存器工作于亚稳态区。但是其缺点是:①这种时域放大器的增益不可预测且不精确;②由于其亚稳态特性,所以需要校正;③输入线性范围非常小,增益不可变。文献[A 1.25ps resolution 8b cyclic TDC in 0.13μm CMOS]提出了一种不同的亚稳态时域放大器,如图3所示。虽然该电路也采用类似于图2所示的交叉耦合结构,但是其增益相对易于控制,因为其增益通过设置两条放电路径间的不同放电量来决定,增益大约为2,由于是交差耦合结构,该电路仍然存在增益不精确性和输入线性范围不足的问题,所以也需要校正。文献[A128-channel,9ps column-parallel two-stage TDC based on time difference amplification for time-resolved imaging]提出了另外一种时域放大器,如图4所示,其有别于前面两种时域放大器。通过采用交叉耦合延迟单元链及它们传输时间的不同,来获得时间的放大。但是这种结构也存在着非线性增益和需要DLL来校正的问题,同时,增益不可变。为了在宽的输入范围内获得线性、精确和可变的增益,文献[A 7bit,3.75ps resolution two-step time-to-digital converter in 65nm CMOS using pulse-train time amplifier]提出了一种脉冲序列时域放大器,如图5所示。这种结构的基本思想是将N个相同脉冲(脉冲宽度为Tin)构成的序列等价于一个宽的脉冲,这个宽脉冲的脉冲宽度为N×Tin。脉冲序列与宽脉冲具有相同的总脉冲宽度,因此通过这一概念,可实现Tin脉冲宽度放大为N×Tin的脉冲宽度。但是,这种时域放大器结构为了避免脉冲序列中脉冲间的重叠,其需要足够长的延迟时间,因此这会导致TDC转换速率的降低。鉴于以上背景,需要提出一种能够满足在宽的输入范围内可获得线性、精确和可变的增益、且能提高其应用的TDC转换速率的基于延迟链结构的时域放大器。
技术实现思路
(一)要解决的技术问题本专利技术的主要目的在于提供一种增益是线性、精确以及可以动态设定、改变的基于延迟链结构的时域放大器。(二)技术方案为达到上述目的,本专利技术提供了一种基于延迟链结构的时域放大器,该基于延迟链结构的时域放大器包括时间采样保持单元、时间放大单元、触发器和异或门,其中:时间采样保持单元,由使能高电平信号触发,用于实现对输入脉冲信号Tin的采样和保持;时间放大单元,用于对采样的和保持的输入脉冲信号Tin进行线性放大;触发器,由输入脉冲信号Tin的下降沿触发;异或门,用于对时间放大单元输出与触发器的输出进行异或逻辑运算,将高电平转为低电平,实现输入脉冲信号Tin的M倍放大。上述方案中,所述时间采样保持单元具有第一延迟链,该第一延迟链由多个延迟单元串联而成,各延迟单元的使能端由使能高电平信号触发,将输入脉冲信号Tin采样并保持在时间采样保持单元的第一延迟链中。上述方案中,所述时间放大单元具有第二延迟链和计数器,该第二延迟链由多个延迟单元串联而成,所述时间放大单元将所述时间采样保持单元第一延迟链中的输入脉冲信号Tin复制到时间放大单元的第二延迟链中,通过设定计数器的计数值M,使输入脉冲信号Tin在时间放大单元的第二延迟链中循环M次,从而使得输出的单个宽脉冲信号Tout脉冲宽度是输入的单个窄脉冲信号Tin脉冲宽度的M倍。上述方案中,所述时间放大单元的第二延迟链中的延迟单元的使能端通过开关与电源VDD相连接,使能高电平触发,其中,开关由时间采样保持单元中对应的延迟单元的输出信号C0、C1、…、Cn的控制,高电平开关导通,低电平开关断开。上述方案中,所述时间放大单元中每个延迟单元的输出分别通过一开关连接至计数器的时钟输入端,开关导通的控制信号Cout与采样保持单元中延迟单元的输出信号C0、C1、…、Cn之间的关系如下表所示,其中,Cout有log2(n+1)位控制位:上述方案中,当所述时间采样保持单元中延迟单元的输出信号Ci(i=0、1、…、n)为高电平时,时间采样保持单元与时间放大单元之间的第一开本文档来自技高网
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【技术保护点】
一种基于延迟链结构的时域放大器,其特征在于,该时域放大器包括时间采样保持单元、时间放大单元、触发器和异或门,其中:时间采样保持单元,由使能高电平信号触发,用于实现对输入脉冲信号Tin的采样和保持;时间放大单元,用于对采样的和保持的输入脉冲信号Tin进行线性放大;触发器,由输入脉冲信号Tin的下降沿触发;异或门,用于对时间放大单元输出与触发器的输出进行异或逻辑运算,将高电平转为低电平,实现输入脉冲信号Tin的M倍放大。

【技术特征摘要】
1.一种基于延迟链结构的时域放大器,其特征在于,该时域放大器包括时间采样保持单元、时间放大单元、触发器和异或门,其中:时间采样保持单元,由使能高电平信号触发,用于实现对输入脉冲信号Tin的采样和保持;时间放大单元,用于对采样的和保持的输入脉冲信号Tin进行线性放大;触发器,由输入脉冲信号Tin的下降沿触发;异或门,用于对时间放大单元输出与触发器的输出进行异或逻辑运算,将高电平转为低电平,实现输入脉冲信号Tin的M倍放大。2.根据权利要求1所述的基于延迟链结构的时域放大器,其特征在于,所述时间采样保持单元具有第一延迟链,该第一延迟链由多个延迟单元串联而成,各延迟单元的使能端由使能高电平信号触发,将输入脉冲信号Tin采样并保持在时间采样保持单元的第一延迟链中。3.根据权利要求1所述的基于延迟链结构的时域放大器,其特征在于,所述时间放大单元具有第二延迟链和计数器,该第二延迟链由多个延迟单元串联而成,所述时间放大单元将所述时间采样保持单元第一延迟链中的输入脉冲信号Tin复制到时间放大单元的第二延迟链中,通过设定计数器的计数值M,使输入脉冲信号Tin在时间放大单元的第二延迟链中循环M次,从而使得输出的单个宽脉冲信号Tout脉冲宽度是输入的单个窄脉冲信号Tin脉冲宽度的M倍。4.根据权利要求3所述的基于延迟链结构的时域放大器,其特征在于,所述时间放大单元的第二延迟链中的延迟单元的使能端通过开关与电源VDD相连接,使能高电平触发,其中,开关由时间采样保持单元中对应的延迟单元的输出信号C0...

【专利技术属性】
技术研发人员:王小松刘昱张海英
申请(专利权)人:中国科学院微电子研究所
类型:发明
国别省市:北京;11

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